參數(shù)資料
型號： M32196F8UFP
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 160 MHz, RISC MICROCONTROLLER, PQFP144
封裝： 20 X 20 MM, 0.50 MM PITCH, PLASTIC, LQFP-144
文件頁數(shù)： 438/1044頁
文件大?。?/td> 5857K
代理商： M32196F8UFP
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10-148
10.8 TOU (Output-Related 24-Bit Timer)
MULTIJUNCTION TIMERS
10
32192/32195/32196 Group Hardware Manual
Rev.1.10 REJ09B0123-0110 Apr.06.07
10.8.2 Outline of Each Mode of TOU
Each mode of TOU is outlined below. Modes on each TOU channel can be selected from the following, only
one at a time.
(1) PWM output mode (without correction function)
In PWM output mode, the timer uses two reload registers to generate a waveform with a given duty cycle.
During PWM output mode, the timer operates as a 16-bit timer.
When the timer is enabled after setting the initial values in the reload 0 and reload 1 registers, the counter is
loaded with the value that "the reload 0 register -1" and starts counting down synchronously with the count
clock. At the cycle after first time the counter underflows, it is loaded with the contents that "the reload 1
register -1" and continues counting. Thereafter, the counter is loaded with the reload 0 and reload 1 register
values alternately each time an underflow occurs. The "reload 0 register set value + 1" and "reload 1 register
set value + 1" respectively are effective as count values.
Stopping timer and count disable writing to enable bit occur at same time.(Stopping time is not synchronized
with PWM output period.)
The F/F output waveform in PWM output mode is inverted (F/F output level changes from "L" to "H" or vice
versa) when the counter starts counting and each time it underflows. The timer stops at the same time count
is disabled by writing to the enable bit (and not in synchronism with PWM output period).
An interrupt request and DMA transfer request can be generated at even-numbered occurrences of under-
flow after the counter is enabled.
(2) Single-shot PWM output mode (without correction function)
In single-shot PWM output mode, the timer uses two reload registers to generate a waveform with a given
duty cycle only once. During PWM output mode, the timer operates as a 16-bit timer.
When the timer is enabled after setting the initial values in the reload 0 and reload 1 registers, the counter is
loaded with the reload 0 register value and starts counting down synchronously with the count clock. At the
cycle after the first time the counter underflows, it is loaded with the value that "the reload 1 register -1" and
continues counting. The counter stops when it underflows next time. The "reload 0 register set value + 1"
and "reload 1 register set value + 1" respectively are effective as count values.
The timer can be stopped in software, in which case it stops at the same time count is disabled by writing to
the enable bit (and not in synchronism with PWM output period).
The F/F output waveform in single-shot PWM output mode is inverted (F/F output level changes from "L" to
"H" or vice versa) each time the counter underflows. (Unlike in PWM output mode, the F/F output is not
inverted when the counter is enabled.)
An interrupt request and DMA transfer request can be generated when the counter underflows second time
after being enabled.
(3) Delayed single-shot output mode
In delayed single-shot output mode, the timer generates a pulse in width of "reload register set value + 1"
after a finite time equal to "counter set value + 1" only once and then stops.
When the timer is enabled after setting the counter and reload register, it starts counting down from the
counter’s set value synchronously with the count clock. At the cycle after the first time the counter
underflows, it is loaded with the value that "the reload register -1" and continues counting down. The counter
stops when it underflows next time.
The F/F output waveform in delayed single-shot output mode is inverted (F/F output level changes from "L" to
"H" or vice versa) when the counter underflows first time and next, generating a single-shot pulse waveform in
width of "reload register set value + 1" after a finite time equal to "first set value of counter + 1" only once.
An interrupt request and DMA transfer request can be generated when the counter underflows first time and next.
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PDF描述
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M32192F8VFP 32-BIT, FLASH, 128 MHz, RISC MICROCONTROLLER, PQFP144
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