參數(shù)資料
型號(hào)： M32196F8UFP
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 160 MHz, RISC MICROCONTROLLER, PQFP144
封裝： 20 X 20 MM, 0.50 MM PITCH, PLASTIC, LQFP-144
文件頁數(shù)： 251/1044頁
文件大?。?/td> 5857K
代理商： M32196F8UFP
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DMAC
9-30
9
32192/32195/32196 Group Hardware Manual
Rev.1.10 REJ09B0123-0110 Apr.06.07
9.2.3 DMA Source Address Registers
DMA0 Source Address Register (DM0SA)
<Address: H’0080 0412>
DMA1 Source Address Register (DM1SA)
<Address: H’0080 0422>
DMA2 Source Address Register (DM2SA)
<Address: H’0080 0432>
DMA3 Source Address Register (DM3SA)
<Address: H’0080 0442>
DMA4 Source Address Register (DM4SA)
<Address: H’0080 0452>
DMA5 Source Address Register (DM5SA)
<Address: H’0080 041A>
DMA6 Source Address Register (DM6SA)
<Address: H’0080 042A>
DMA7 Source Address Register (DM7SA)
<Address: H’0080 043A>
DMA8 Source Address Register (DM8SA)
<Address: H’0080 044A>
DMA9 Source Address Register (DM9SA)
<Address: H’0080 045A>
b0
123456789
10
11
12
13
14
b15
DM0SA–DM9SA
????????????????
<Upon exiting reset: Undefined>
b
Bit Name
Function
R
W
0–15
DM0SA–DMA9SA
Source address bits A16–A31
R
W
(Note 1)
Note 1: A0 to A15 are fixed by setting DMAn Channel Control Register 1 (DMnCNT1) bits 8 and 9.
Notes: This register must always be accessed in halfwords.
Address other than SFR area and internal RAM area must not be set.
The DMA Source Address Register is used to set the source address of DMA transfer in such a way that bit 0
and bit 15 correspond to A16 and A31, respectively. Because this register is comprised of a current register,
the values read from this register are always the current value.
When DMA transfer finishes (i.e., the Transfer Count Register underflows), the value in this register if “Address
fixed” is selected, is the same source address that was set in it before the DMA transfer began; if “Address
incremental” is selected, the value in this register is the last transfer address + 1 (for 8-bit transfer) or the last
transfer address + 2 (for 16-bit transfer).
The DMA Source Address Register must always be accessed in halfwords (16 bits) beginning with an even
address. If accessed in bytes, the value in this register is undefined.
(1) DM0SA–DM9SA (Source Address bits A16–A31)
Set this register to specify the source address of DMA transfer in SFR area or internal RAM area.
For high-order 16 bits (A0 to A15) of the source address, the high-order 16 bits of the corresponding source
address are fixed by setting of DMAn channel control register 1 (DMnCNT1) bits 8 and 9. In this register, the
low-order 16 bits of the source address are set. (Bit 0 and bit 15 correspond to A16 and A31 of the source
address, respectively). Note that when SADSLn bit in DMAn channel control register (DMnCNT0) set to
"increment," no transfer over the bank is carried out. Upon completion of bank transfer to the final address,
the bank is to be transferred to the head address.
9.2 DMAC Related Registers
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PDF描述
M32192F8TFP 32-BIT, FLASH, 160 MHz, RISC MICROCONTROLLER, PQFP144
M32192F8UWG 32-BIT, FLASH, 160 MHz, RISC MICROCONTROLLER, PBGA224
M32192F8VFP 32-BIT, FLASH, 128 MHz, RISC MICROCONTROLLER, PQFP144
M32192F8VFP 32-BIT, FLASH, 128 MHz, RISC MICROCONTROLLER, PQFP144
M33230GS-20 32-BIT, 20 MHz, MICROPROCESSOR, CPGA179
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