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參數(shù)資料
| 型號： | AD9992BBCZRL |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 消費家電 |
| 英文描述： | 12-Bit CCD Signal Processor with Precision Timing Generator |
| 中文描述： | SPECIALTY CONSUMER CIRCUIT, PBGA105 |
| 封裝： | 8 X 8 MM, 0.65 MM PITCH, ROHS COMPLIANT, MO-225, CSPBGA-105 |
| 文件頁數(shù)： | 6/92頁 |
| 文件大?。?/td> | 718K |
| 代理商： | AD9992BBCZRL |
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AD9992
TIMING SPECIFICATIONS
C
L
= 20 pF, AVDD = DVDD = TCVDD = 1.8 V, DRVDD = 3.0 V, f
CLI
= 40 MHz, unless otherwise noted.
Table 4.
Parameter
MASTER CLOCK (See Figure 14)
CLI Clock Period
CLI High/Low Pulse Width
Delay from CLI Rising Edge to Internal Pixel Position 0
VD FALLING EDGE TO HD FALLING EDGE IN SLAVE MODE (See Figure 75)
AFE CLPOB PULSE WIDTH (See Figure 21 and Figure 31)
1, 2
AFE SAMPLE LOCATION (See Figure 15 and Figure 18)
1
SHP Sample Edge to SHD Sample Edge
DATA OUTPUTS (See Figure 19 and Figure 20)
Output Delay from DCLK Rising Edge
Inhibited Area for DOUTPHASE Edge Location
Rev. 0 | Page 6 of 92
Symbol
t
CONV
t
CLIDLY
t
VDHD
t
S1
t
OD
t
DOUTINH
Min
25
10
0
2
11
SHDLOC + 1
Typ
12.5
6
20
12.5
1
Max
15
VD period 5 × t
CONV
SHDLOC + 15
Unit
ns
ns
ns
ns
Pixels
ns
ns
Edge
location
Cycles
MHz
ns
ns
ns
ns
Pipeline Delay from SHP/SHD Sampling to DOUT
SERIAL INTERFACE (See Figure 82)
Maximum SCK Frequency (Must Not Exceed CLI Frequency)
SL to SCK Setup Time
SCK to SL Hold Time
SDATA Valid to SCK Rising Edge Setup
SCK Falling Edge to SDATA Valid Hold
1
Parameter is programmable.
2
Minimum CLPOB pulse width is for functional operation only. Wider typical pulses are recommended to achieve good clamp performance.
f
SCLK
t
LS
t
LH
t
DS
t
DH
40
10
10
10
10
16
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PDF描述 |
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