參數(shù)資料
型號： STDL130
英文描述： STDL130|Data Sheet
中文描述： STDL130 |數(shù)據(jù)資料
文件頁數(shù)： 668/812頁
文件大小： 2436K
代理商： STDL130
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Samsung ASIC
5-61
STDL130
DPSRAMBW_HDL
High-Density Dual-Port Synchronous Static RAM with Bit-Write
Parameter Description
DPSRAMBW_HDL is the compiler that automatically generates symbol, netlist, timing model, power model
and layout according to the following parameters; Number of words(w), Number of bits per word(b) and
Column mux(y).
Pin Descriptions
Pin Capacitance
(Unit = SL)
NOTE:
Each pin’s capacitance is exactly same regardless of available mux types.
Parameters
Ymux(y) = 4
32
2048
16
1
128
1
Ymux(y) = 8
64
4096
32
1
64
1
Ymux(y) = 16
128
8192
64
1
32
1
Ymux(y) = 32
256
16384
128
1
16
1
Words (w)
Min
Max
Step
Min
Max
Step
Bpw (b)
Name
CK1
CK2
Type
Description
Clock
Clock input. CSN, WEN, A[] and DI[] are latched into the RAM on the rising
edge of CK. If CSN and WEN are low on the rising edge of CK, the RAM is in
write mode. If WEN is high on the rising edge of CK, the RAM is in read mode.
Upon the falling edge of CK, the RAM is in a precharge state.
Chip enable input. The chip enable is active-low and is latched into the RAM
on the rising edge of CK. When CSN is low, the RAM is enabled for reading or
writing, depending on the state of WEN. When CSN is high, the RAM goes to
the standby mode and is disabled for reading or writing. DOUT remains previ-
ous data output.
Read or write enable input. The read/write enable is latched into the RAM on
the rising edge of CK. When WEN is low, data are written to the addressed
location and DOUT remains stable. When WEN is high, data from the
addressed word are presented at DOUT.
Bit-write enable input bus. The bit-write enable is latched into the RAM on the
rising edge of CK. Each bit of BWEN[] enables/disables the write operation of
corresponding data bit. BWEN[i] corresponds to DI[i] in bit-write. If WEN and
BWEN[0] are low and BWEN[1] is high, DI[0] is written into the memory loca-
tion specified on A[], but DI[1] is not written.
Data output enable input. The data output enable is asynchronously operated
regardless of the state of other inputs. When OEN is high, DOUT is disabled
and goes to high-impedance state.
Address input bus. The address is latched into the RAM on the rising edge of
CK.
CSN1
CSN2
Chip Enable
WEN1
WEN2
Read/Write
Enable
BWEN1[ ]
BWEN2[ ]
Bit-Write
Enable
OEN1
OEN2
DataOutput
Enable
A1 [ ]
A2 [ ]
DI1 [ ]
DI2 [ ]
DOUT1 [ ]
DOUT2 [ ]
Address
Data Input
Data input bus. Data are latched on the rising edge of CK. Data input is writ-
ten into the addressed location in write mode.
Data Output
Data output bus. Data output is valid after the rising edge of CK while the
RAM is in read mode. Data output remains previous data output while the
RAM is in write mode.
CK
33.44
CSN
4.84
WEN
4.84
OEN
11.67
A
BWEN
5.49
DI
5.49
DOUT
35.72
4.84
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PDF描述
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