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參數(shù)資料
| 型號(hào)： | MSC8103VT1200F |
| 廠商： | Freescale Semiconductor |
| 文件頁(yè)數(shù)： | 67/104頁(yè) |
| 文件大小： | 0K |
| 描述： | IC DSP 16BIT 300MHZ 332-FCPBGA |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | StarCore |
| 類型： | SC140 內(nèi)核 |
| 接口： | 通信處理器模塊（CPM） |
| 時(shí)鐘速率： | 300MHz |
| 非易失內(nèi)存： | 外部 |
| 芯片上RAM： | 512kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.60V |
| 工作溫度： | -40°C ~ 75°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 332-BFBGA，F(xiàn)CPBGA |
| 供應(yīng)商設(shè)備封裝： | 332-FCBGA（17x17） |
| 包裝： | 托盤 |
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AC Timings
MSC8103 Network Digital Signal Processor, Rev. 12
Freescale Semiconductor
2-25
Note:
The timing values refer to minimum system timing requirements. Actual implementation requires
conformance to the specific protocol requirements. Refer to Chapter 1 to identify the specific input and
output signals associated with the referenced internal controllers and supported communication protocols.
For example, FCC1 supports ATM/Utopia operation in slave mode, multi-PHY master direct polling
mode, and multi-PHY master multiplexed polling mode and each of these modes supports its own set of
signals; the direction (input or output) of some of the shared signal names depends on the selected mode.
2.6.8
JTAG Signals
Figure 2-23.
PIO, Timer, and DMA Signal Diagram
Table 2-22.
JTAG Timing
No.
Characteristics
All frequencies
Unit
Min
Max
500
TCK frequency of operation
0.0
40.0
MHz
501
TCK cycle time
25.0
—
ns
502
TCK clock pulse width measured at 1.6 V
12.5
—
ns
503
TCK rise and fall times
0.0
3.0
ns
508
TMS, TDI data set-up time
6.0
—
ns
509
TMS, TDI data hold time
3.0
—
ns
510
TCK low to TDO data valid
0.0
15.0
ns
511
TCK low to TDO high impedance
0.0
20.0
ns
512
TRST assert time
100.0
—
ns
513
TRST set-up time to TCK low
40.0
—
ns
Figure 2-24.
Test Clock Input Timing Diagram
DLLIN
PIO/TIMER/DMA inputs
PIO/TIMER/DMA outputs
22
23
42
TCK
(Input)
VM
VIH
VIL
501
502
503
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PDF描述 |
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