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參數(shù)資料
| 型號： | MPC8240 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 395/546頁 |
| 文件大?。?/td> | 5994K |
| 代理商： | MPC8240 |
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MOTOROLA
Chapter 12. Embedded Programmable Interrupt Controller (EPIC)
12-9
EPIC Unit Interrupt Protocol
12.3.6.1 Interrupt Pending Register (IPR)Non-programmable
The interrupt signals in the EPIC unit are qualiTed and synchronized by the internal IPR,
which has one bit for each interrupt. The mask bits from the appropriate vector/priority
register are used to qualify the output of the IPR. Therefore, if an interrupt condition is
detected when the mask bit is set, that interrupt is requested when the mask bit is cleared.
The interrupt source are internal (I
2
C, DMA or I
2
O), EPIC (four timers), and external
(interrupt signal [0-4] or 16 serial interrupts. When there is a direct or serial interrupt and
the sense bit = 0 (edge-sensitive), the IPR is cleared when the interrupt associated with a
particular bit in the IPR register is acknowledged with an interrupt acknowledge cycle.
When the sense bit = 1 (level-activated), the IPR is not cleared until the source signal is
negated.
Since an edge-sensitive interrupt is not cleared until it is acknowledged and the default
polarity/sense bits for all interrupts are set to edge-sensitive at power-up, it is possible for
EPIC to store detections of edges as pending interrupts. If software permanently sets the
polarity/sense of an interrupt source to edge-sensitive and clears its mask bit, it can receive
the vector for the interrupt source and not a spurious interrupt. To prevent having to handle
a false interrupt, see the programming note in Section 12.8, òProgramming Guidelines.ó
12.3.6.2 Interrupt Selector (IS)
The interrupt selector (IS) receives interrupt requests from the IPR. The output of the IS is
the highest priority interrupt that has been qualiTed. This output is the priority of the
selected interrupt and its source identiTcation. The IS resolves an interrupt request in two
clocks.
During an EOI cycle, the value in the in-service register (ISR) is used to select which bits
are to be cleared in the ISR. One cycle after an EOI cycle, the output of the IS is the interrupt
source identiTcation and priority value to be cleared from the ISR. This interrupt source is
the one with highest priority in the in-service register.
12.3.6.3 Interrupt Request Register (IRR)
The interrupt request register (IRR) always passes the output of the IS except during
interrupt acknowledge cycles. This guarantees that the vector that is read from the interrupt
acknowledge register is not changing due to the arrival of a higher priority interrupt. The
IRR also serves as a pipeline register for the two-clock propagation time through the IS.
12.3.6.4 In-Service Register (ISR)
The contents of the in-service register (ISR) are the priority and source values of the
interrupts that are currently in service in the processor. The ISR receives an internal bit-set
command during interrupt acknowledge cycles and an internal bit-clear command during
EOI cycles.
相關PDF資料 |
PDF描述 |
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參數(shù)描述 |
|---|---|
| MPC8240EC | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Integrated Processor Hardware Specifications |
| MPC8241 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Intergrated Processor Hardware Specifications |
| MPC8241EC | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:MPC8241 Integrated Processor Hardware Specifications |
| MPC8241LVR166D | 功能描述:微處理器 - MPU INTEGRATED HOST PROC RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MPC8241LVR200D | 功能描述:微處理器 - MPU INTEGRATED HOST PROC RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
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