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參數(shù)資料
| 型號： | MPC8240 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 319/546頁 |
| 文件大?。?/td> | 5994K |
| 代理商： | MPC8240 |
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MOTOROLA
Chapter 8. PCI Bus Interface
8-25
PCI Bus Transactions
Processor Interrupt Acknowledge register and does not return the interrupt vector address
from the EPIC unit. See Chapter 12, òEmbedded Programmable Interrupt Controller
(EPIC),ó for more information about the EPIC unit.
When the MPC8240 detects a read to the CONFIG_DATA register, it checks the enable ag
and the device number in the CONFIG_ADDR register. If the enable bit is set, the bus
number corresponds to the local PCI bus (bus number = 0x00), the device number is all 1s
(0b1_1111), the function number is all 1s (0b111), and the register number is zero
(0b00_0000), then the MPC8240 performs an interrupt-acknowledge transaction. If the bus
number indicates a nonlocal PCI bus, the MPC8240 performs a type 1 conTguration cycle
translation, similar to any other conTguration cycle for which the bus number does not
match.
The address phase contains no valid information other than the interrupt-acknowledge
command (C/BE[3D0] = 0b0000). There is no explicit address, however AD[31D0] are
driven to a stable state and parity is generated. Only one device (the system interrupt
controller) on the PCI bus should respond to the interrupt-acknowledge command by
asserting DEVSEL. All other devices on the bus should ignore the interrupt-acknowledge
command. As stated previously, the MPC8240s EPIC unit does not respond to PCI
interrupt-acknowledge commands.
During the data phase, the responding device returns the interrupt vector on AD[31D0]
when TRDY is asserted. The size of the interrupt vector returned is indicated by the byte
enable signals.
The MPC8240 also provides a direct method for generating PCI interrupt-acknowledge
transactions. For address map A, processor reads to 0xBFFF_FFF0D0xBFFF_FFFF
generate PCI interrupt acknowledge transactions. For address map B, processor reads to
any location in the address range 0xFEF0_0000D0xFEFF_FFFF generate PCI interrupt-
acknowledge transactions. Note that processor writes to these addresses cause processor
transaction errors; see Section 13.3.1.1, òProcessor Transaction Error,ó for more
information.
8.4.6.2 Special-Cycle Transactions
The special-cycle command provides a mechanism to broadcast select messages to all
devices on the PCI bus. The special-cycle command contains no explicit destination
address, but is broadcast to all PCI agents.
When the MPC8240 detects a write to the CONFIG_DATA register, it checks the enable
ag and the device number in the CONFIG_ADDR register. If the enable bit is set, the bus
number corresponds to the local PCI bus (bus number = 0x00), the device number is all 1s
(0b1_1111), the function number is all 1s (0b111), and the register number is zero
(0b00_0000), then the MPC8240 performs a special-cycle transaction on the local PCI bus.
If the bus number indicates a nonlocal PCI bus, the MPC8240 performs a type 1
conTguration cycle translation, similar to any other conTguration cycle for which the bus
number does not match.
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