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參數(shù)資料
| 型號(hào)： | L80600 |
| 英文描述： | L80600 10/100/1000 Mbits/s Ethernet PHY technical manual 3/01 |
| 中文描述： | L80600 10/100/1000 Mbits /秒以太網(wǎng)PHY技術(shù)手冊(cè)3月1日 |
| 文件頁數(shù)： | 58/192頁 |
| 文件大?。?/td> | 1344K |
| 代理商： | L80600 |
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3-8
Signals
3.6 Clock Interface
This section describes the clock and clock select signals.
REF_CLK
Clock Input
125 MHz or 25 MHz (both require
±
50 ppm tolerance and
less than 200 ps of jitter).
I 153
REF_SEL
Clock Select
This pin enables the use of a 125 MHz clock source to
REF_CLK when left floating and enables a 25 MHz clock
source when pulled LOW.
I 154
3.7 LED/Interrupt Interface
This section describes the LED and interrupt signals. See
Section 6.5,
“LED/Strapping Options”
for more information regarding how to use these
signals and their active states.
LED_RX
Receive Activity LED
The Receive LED output indicates that the PHY is
receiving.
I/O, S, PD 207
LED_TX
Transmit Activity LED
The Transmit LED output indicates that the PHY is
transmitting.
I/O, S, PD 205
LED_LNK
Good Link LED Status
Indicates status for Good Link. The criteria for good link
are:
I/O, S, PD 204
10BASE-T: Link is established by detecting Normal Link
Pulses separated by 16 ms or by packet data received.
100BASE-T: Link is established as a result of an input
receive amplitude compliant with TP-PMD specifications
that results in internal generation of Signal Detect.
LED_LNK is asserted after the internal Signal Detect has
remained asserted for a minimum of 500
μ
s. LED_LNK
is deasserted immediately following the deassertion of
the internal Signal Detect.
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