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參數(shù)資料
| 型號： | L80600 |
| 英文描述： | L80600 10/100/1000 Mbits/s Ethernet PHY technical manual 3/01 |
| 中文描述： | L80600 10/100/1000 Mbits /秒以太網(wǎng)PHY技術(shù)手冊3月1日 |
| 文件頁數(shù)： | 121/192頁 |
| 文件大?。?/td> | 1344K |
| 代理商： | L80600 |
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Clocks
6-7
The equivalent length of rise time is:
Length of Rise Time = Rise time (ps)/Delay (ps/inch)
Rise and fall times are required to be less than 1 ns for some GMII
signals, and are typically on the order of 500 ps for those pins (RX_CLK,
GTX_CLK). Delay typically is 170 ps/inch on an FR4 board. Using the
above numbers yields a critical trace length of (1/6)*(500/170) = 0.5
inches.
In summary:
Place series termination resistors as close to the pins as possible.
Keep capacitance less than 35 pF as seen by the output.
Keep output trace lengths approximately the same length to avoid
skew problems.
Keep input trace lengths approximately the same length to avoid
skew problems.
All GMII traces should be impedance controlled. 50 ohms to the ground
plane is recommended, but this is not a strict requirement and the board
designer can experiment with different values to minimize reflections
6.4 Clocks
The REF_CLK pin can be driven from either a 125 MHz oscillator or a
25 MHz oscillator. The 125 MHz or 25 MHz clock is used by the internal
PLL to generate the various clocks needed both internally and externally.
REF_SEL (pin 154) should be left floating when using a 125 MHz
oscillator and pulled to ground through a 1 k
resistor when using a
25 MHz oscillator. The cycle-to-cycle jitter and the long-term cumulative
jitter (cumulative jitter can be measured using an oscilloscope with a
delay trigger set at 10
μ
s or using a Wavecrest TIA) of both the 125 MHz
and 25 MHz oscillators should be less than 200 ps for optimal cable
performance. Testing using the 25 MHz oscillator shows that the L80600
exceeds the 100 meter cable length requirement in 1000 Mbits/s,
100 Mbits/s and 10 Mbits/s modes, but the transmit jitter in 1000 Mbit/s
mode is outside the IEEE specification. The specification stipulates that
transmit clock jitter + transmit output jitter be less than 300 ps.
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