- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄369715 > L80223 (LSI CORP) 10BASE-T/100BASE-TX/FX Ethernet Physical Layer Device (PHY)(10BASE-T/100BASE-TX/FX 以太網(wǎng)物理層處理器) PDF資料下載
參數(shù)資料
| 型號： | L80223 |
| 廠商： | LSI CORP |
| 元件分類： | 網(wǎng)絡(luò)接口 |
| 英文描述： | 10BASE-T/100BASE-TX/FX Ethernet Physical Layer Device (PHY)(10BASE-T/100BASE-TX/FX 以太網(wǎng)物理層處理器) |
| 中文描述： | DATACOM, ETHERNET TRANSCEIVER, PQFP64 |
| 封裝： | LQFP-64 |
| 文件頁數(shù)： | 61/192頁 |
| 文件大?。?/td> | 1306K |
| 代理商： | L80223 |
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Draft 6/5/00
End of Packet
2-41
Copyright 2000 by LSI Logic Corporation. All rights reserved.
If the receiver is in the idle state and 10 consecutive code bits from the
receiver consist of a pattern that is neither /I/I/ nor /J/K/ symbols but does
not contain at least two noncontiguous zeros, the data is ignored and the
receiver stays in the idle state.
2.3.2 10 Mbits/s
Because the idle period in 10 Mbits/s mode is defined to be when there
is no valid data on the TP inputs, the start of packet for 10 Mbits/s mode
is detected when the TP squelch circuit detects valid data. When the
start of packet is detected, CRS is asserted as described in
Section
2.2.2, “Controller Interface,” page 2-9
. See
Section 2.2.8.4, “Squelch (10
Mbits/s),” page 2-26
for details on the squelch algorithm.
2.4 End of Packet
This section describes end of packet operation for both the 100 Mbits/s
and 10 Mbits/s modes.
2.4.1 100 Mbits/s
The End of Stream Delimiter (ESD) indicates the end of packet for 100
Mbits/s mode. The ESD pattern consists of two /T/R/ 4B5B symbols
inserted after the end of the packet, as defined in IEEE 802.3 Clause 24
and shown in
Table 2.4
and
Figure 2.2
.
The 4B5B encoder generates the transmit ESD and inserts the /T/R/
symbols after the end of the transmit data packet, as shown in
Figure 2.2
.
The 4B5B decoder detects the ESD pattern when there are groups of 10
consecutive code bits (two 5B words) from the descrambler during valid
packet reception.
If the 10 consecutive code bits from the receiver during valid packet
reception consist of the /T/R/ symbols, the end of packet is detected,
data reception is terminated, the CRS and RX_DV pins are asserted, and
/I/I/ symbols are substituted in place of the /T/R/ symbols.
If 10 consecutive code bits from the receiver during valid packet
reception do not consist of /T/R/ symbols, but instead consist of /I/I/
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| L80600 | L80600 10/100/1000 Mbits/s Ethernet PHY technical manual 3/01 |
| L811-1X1T-03 | 1port.None LEDs.low profile RJ45 10/100Base-TX |
| L82-510 | Logic IC |
| L82-511 | Logic IC |
| L82-512 | Logic IC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| L80223/A | 制造商:LSI Corporation 功能描述:PN may be NE DW |
| L80223/C | 制造商:LSI Corporation 功能描述:PN may be NE DW |
| L80223/D | 制造商:LSI Corporation 功能描述:PHY 1-CH 10Mbps/100Mbps 64-Pin LQFP |
| L80223/D-E6 | 制造商:LSI Corporation 功能描述:TRANSITION TO P/N 68032B1 - Bulk |
| L80223/D-LEADFREE | 制造商:LSI Corporation 功能描述: |
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