- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄369715 > L80223 (LSI CORP) 10BASE-T/100BASE-TX/FX Ethernet Physical Layer Device (PHY)(10BASE-T/100BASE-TX/FX 以太網(wǎng)物理層處理器) PDF資料下載
參數(shù)資料
| 型號： | L80223 |
| 廠商： | LSI CORP |
| 元件分類： | 網(wǎng)絡(luò)接口 |
| 英文描述： | 10BASE-T/100BASE-TX/FX Ethernet Physical Layer Device (PHY)(10BASE-T/100BASE-TX/FX 以太網(wǎng)物理層處理器) |
| 中文描述： | DATACOM, ETHERNET TRANSCEIVER, PQFP64 |
| 封裝： | LQFP-64 |
| 文件頁數(shù)： | 26/192頁 |
| 文件大?。?/td> | 1306K |
| 代理商： | L80223 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁當(dāng)前第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁
Draft 6/5/00
2-6
Functional Description
Copyright 2000 by LSI Logic Corporation. All rights reserved.
In 100BASE-TX receive operation, the TP receiver takes incoming
encoded and scrambled MLT3 data from the twisted-pair cable, removes
any high-frequency noise from the input, equalizes the input signal to
compensate for the effects of the cable, performs baseline wander
correction, qualifies the data with a squelch algorithm, and converts the
data from MLT3-encoded levels to internal digital levels. The output of the
receiver then goes to a clock and data recovery block that recovers a
clock from the incoming data, uses the clock to latch valid data into the
device, and converts the data back to NRZ format. The 4B5B decoder
and descrambler then decodes and unscrambles the NRZ data,
respectively, and sends it out of the Controller Interface to an external
Ethernet controller. The format of the received data at the Controller
interface is as shown in
Table 2.2
.
2.1.2.2 100BASE-FX
100BASE-FX operation is similar to 100BASE-TX operation except:
The transmit output/receive input is not scrambled or MLT3 encoded
The transmit data is output to a FX transmitter instead of the TP
waveshaper/ transmitter
The receive data is input to the FX ECL level detector instead of the
equalizer and associated TP circuitry
The FX Interface has a signal detect input
Table 2.2
Receive Preamble and SFD Bits at MAC Nibble Interface
Signals
Bit Value
RXDO
X
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
2
1
D0
3
D4
4
RXD1
X
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
D1
D5
RXD2
X
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
D2
D6
RXD3
X
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
D3
D7
RX_DV
1. First preamble nibble received. Depending on the mode, the device may eliminate either all or some
of the preamble nibbles, up to the first SFD nibble.
2. First SFD nibble received.
3. First data nibble received.
4. D0 through D7 are the first 8 bits of the data field.
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
相關(guān)PDF資料 |
PDF描述 |
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| L80600 | L80600 10/100/1000 Mbits/s Ethernet PHY technical manual 3/01 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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