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參數(shù)資料
| 型號(hào)： | IDTSSTE32882KA1AKG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁(yè)數(shù)： | 55/75頁(yè) |
| 文件大小： | 0K |
| 描述： | IC REGISTERING CLK DRIVER 176BGA |
| 標(biāo)準(zhǔn)包裝： | 170 |
| 類(lèi)型： | 時(shí)鐘緩沖器/驅(qū)動(dòng)器，多路復(fù)用器 |
| PLL： | 是 |
| 主要目的： | 存儲(chǔ)器，DDR3，RDIMM |
| 輸入： | CMOS |
| 輸出： | CMOS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 5:60 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 810MHz |
| 電源電壓： | 1.282 V ~ 1.575 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類(lèi)型： | 表面貼裝 |
| 封裝/外殼： | 176-TFBGA |
| 供應(yīng)商設(shè)備封裝： | 176-CABGA（13.5x8） |
| 包裝： | 托盤(pán) |
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1.25V/1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
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SSTE32882KA1
7314/8
THE INFORMATION IN THIS DOCUMENT IS SUBJECT TO CHANGE WITHOUT NOTICE
SSTE32882KA1
1.25V/1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
COMMERCIAL TEMPERATURE RANGE
A or B output disable allows the use of the SSTE32882KA1 in reduced parts count applications such as DDR3 Mini-RDIMMs.
When output disable is asserted, all outputs on the corresponding side of the register, including the clock drivers, remain in
Hi-Z at all times. When RC0[DBA0] = 1, all A-side Q-outputs and Y1 and Y3 outputs will be disabled. When RC0[DBA1] =
1, all B-side Q-outputs and Y0 and Y2 outputs will be disabled. When RC0[DBA0] = 1 and RC0[DBA1] = 1, all A-side and
B-side Q-outputs and Yn outputs will be disabled.
RC1: Clock Driver Enable Control Word
Output clocks may be individually turned on or off to conserve power. The system must read the module SPD to determine
which clock outputs are used by the module. The PLL remains locked on CK/CK unless the system stops the clock inputs to
the SSTE32882KA1 to enter the lowest power mode.
RC2: Timing Control Word
Input
Definition
Encoding
DBA1
DBA0
DA4
DA3
x
0
Disable Y0/Y0 clock
Y0/Y0 clock enabled
xx
x
1
Y0/Y0 clock disabled
x
0
x
Disable Y1/Y1 clock
Y1/Y1 clock enabled
xx
1
x
Y1/Y1 clock disabled
x
0
x
Disable Y2/Y2 clock
Y2/Y2 clock enabled
x1
x
Y2/Y2 clock disabled
0
x
Disable Y3/Y3 clock
Y3/Y3 clock enabled
1x
x
Y3/Y3 clock disabled
Input
Definition
Encoding
DBA1
DBA0
DA4
DA3
xx
x
0
Address- and command-nets pre-launch
(Control Signals QxCKE, QxCS, QxODT
do not apply)
Standard (1/2 Clock)
x
1
Address and command nets pre-launch (3/4
Clock)
xx
0
x
1T/3T Output timing
1T timing
xx
1
x
3T timing(1)
1
There is no floating once 3T timing is activated.
x0
x
Input Bus Termination(2)
2
If MIRROR is ‘HIGH’ then Input Bus Termination (IBT) is turned off, or on all inputs except the DCSn and DODTn
inputs.
100
Ω
x
1
x
150
Ω
0x
x
Frequency Band Select
Operation (Frequency Band 1)
1
x
Test Mode (Frequency Band 2)
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| IDTSSTUB32866BHLF | 功能描述:IC BUFFER 25BIT CONF REG 96LFBGA RoHS:是 類(lèi)別:集成電路 (IC) >> 接口 - 專(zhuān)用 系列:- 特色產(chǎn)品:NXP - I2C Interface 標(biāo)準(zhǔn)包裝:1 系列:- 應(yīng)用:2 通道 I²C 多路復(fù)用器 接口:I²C，SM 總線 電源電壓:2.3 V ~ 5.5 V 封裝/外殼:16-TSSOP（0.173"，4.40mm 寬） 供應(yīng)商設(shè)備封裝:16-TSSOP 包裝:剪切帶 (CT) 安裝類(lèi)型:表面貼裝 產(chǎn)品目錄頁(yè)面:825 (CN2011-ZH PDF) 其它名稱(chēng):568-1854-1 |
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| IDTSSTUB32S869AHLFT | 功能描述:IC REGISTERED BUFFER 150-TFBGA RoHS:是 類(lèi)別:集成電路 (IC) >> 接口 - 信號(hào)緩沖器，中繼器，分配器 系列:- 標(biāo)準(zhǔn)包裝:160 系列:- 類(lèi)型:轉(zhuǎn)發(fā)器 Tx/Rx類(lèi)型:以太網(wǎng) 延遲時(shí)間:- 電容 - 輸入:- 電源電壓:2.37 V ~ 2.63 V 電流 - 電源:60mA 安裝類(lèi)型:表面貼裝 封裝/外殼:64-TQFP 裸露焊盤(pán) 供應(yīng)商設(shè)備封裝:64-TQFP-EP（10x10） 包裝:托盤(pán) 其它名稱(chēng):Q5134101 |
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