參數(shù)資料
型號： IDTSSTE32882KA1AKG
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 27/75頁
文件大小： 0K
描述： IC REGISTERING CLK DRIVER 176BGA
標(biāo)準(zhǔn)包裝： 170
類型： 時鐘緩沖器/驅(qū)動器，多路復(fù)用器
PLL： 是
主要目的： 存儲器，DDR3，RDIMM
輸入： CMOS
輸出： CMOS
電路數(shù)： 1
比率 - 輸入:輸出： 5:60
差分 - 輸入:輸出： 是/是
頻率 - 最大： 810MHz
電源電壓： 1.282 V ~ 1.575 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 176-TFBGA
供應(yīng)商設(shè)備封裝： 176-CABGA（13.5x8）
包裝： 托盤
1.25V/1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
33
SSTE32882KA1
7314/8
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SSTE32882KA1
1.25V/1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
COMMERCIAL TEMPERATURE RANGE
Clock Driver Characteristics at Application Frequency (frequency band 1)(DDR3U 1.25V)
1. This skew represents the absolute output clock skew and contains the pad skew and package skew (See “Clock Output (Yn) Skew”). This
parameter is specified for the clock pairs on each side of the register independently. The skew is applicable to left side clock pairs between
Y0/Y0 and Y2/Y2, as well as right side of the clock pairs between Y1/Y1 and Y3/Y3. This is not a tested parameter and has to be considered
as a design goal only.
2. This skew represents the absolute Qn skew compared to the output clock (Yn), and contains the register pad skew, clock skew and package
routing skew (See “Qn Output Skew for Standard 1/2-Clock Pre-Launch”). The output clock jitter is not included in this skew. The Qn
output can either be early or late. This parameter applies to each side of the register independently. The parameter includes the skew related
to simultaneous switching noise (SSO).
3. The parameter is a measure of the output clock pulse width HIGH/LOW. The output clock duty cycle can be calculated based on tPW.
Symbol
Parameter
Conditions
DDR3U-800
DDR3U-1066 DDR3U-1333 DDR3U-1600 Unit
MinMax
tJIT(CC+)
Cycle-to-cycle period
jitter
040040040030
ps
tJIT(CC-)
Cycle-to-cycle period
jitter
-40
0
-400-400-30
0
ps
tSTAB
Stabilization time
-
6
-
6
-
6
-
6
s
tFDYN
Dynamic phase offset
-50
50
-50
50
-50
50
-40
40
ps
tCKSK
Fractional Clock Output
skew1
-
15
-
15
-
15
-
10
ps
tJIT(PER)
Yn Clock Period jitter
-40
40
-40
40
-40
40
-30
30
ps
tJIT(HPER) Half period jitter
-50
50
-50
50
-50
50
-40
40
ps
tPWH/PWL
Yn pulse width
HIG/LOW duration2
tPW = 1/2tCK -
ItJIT(hper)minI
to 1/2tCK -
ItJIT(hper)maxI
1.200
1.300
0.888
0.988
0.700
0.800
0.585
0.665
ns
tQSK12
Qn Output to Yn clock
tolerance (Standard
1/2-Clock Pre-Launch)
Output
Inversion
enabled
-100
200
-100
200
-100
200
-100
100
ps
Output
Inversion
disabled
-100
300
-100
300
-100
300
-100
200
tSTAOFF
Average delay through
the register beween the
input clock and output
clock.5. (1.25V
operation)
Standard
1/2-Clock
Pre-Launch
tSTAOFF = tPDM
+ 1/2 tCK
1.9
2.601.591.291.40
2.101.281.98
ns
tDYNOFF6
Maximum variation in
delay between the input
& output clock
-
160
-
130
-
110
-
90
ps
SSC modulation
frequency
30
33
30
33
30
333
30
33
kHz
SSC clock input
frequency deviation
0.00
-0.5
0.00
-0.5
0.00
-0.5
0.00
-0.5
%
tBAND
PLL Loop bandwidth
(-3 dB from unity gain)
257
307
357
407
-MHz
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