參數(shù)資料
型號： IDTSSTE32882KA1AKG
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 16/75頁
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描述： IC REGISTERING CLK DRIVER 176BGA
標(biāo)準(zhǔn)包裝： 170
類型： 時鐘緩沖器/驅(qū)動器，多路復(fù)用器
PLL： 是
主要目的： 存儲器，DDR3，RDIMM
輸入： CMOS
輸出： CMOS
電路數(shù)： 1
比率 - 輸入:輸出： 5:60
差分 - 輸入:輸出： 是/是
頻率 - 最大： 810MHz
電源電壓： 1.282 V ~ 1.575 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 176-TFBGA
供應(yīng)商設(shè)備封裝： 176-CABGA（13.5x8）
包裝： 托盤
1.25V/1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
23
SSTE32882KA1
7314/8
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SSTE32882KA1
1.25V/1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
COMMERCIAL TEMPERATURE RANGE
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Setup (tSU) nominal slew rate for a rising signal is defined as the slew rate between the last crossing of VREF(DC) and
first crossing of VIH(AC) min. Setup (tSU) nominal slew rate for a falling signal is defined as the slew rate between the last
crossing of VREF(DC) and the first crossing of VIL(AC) max. If the actual signal is always earlier than the nominal slew rate
line between shaded ‘VREF(DC) to ac region’, use nominal slew rate for derating value. If the actual signal is later than the
nominal slew rate line anywhere between shaded ‘VREF(DC) to ac region’, the slew rate of a tangent line to the actual signal
from the ac level to dc level is used for derating value .
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Hold (tH) nominal slew rate for a rising signal is defined as the slew rate between the last crossing of VIL(DC)MAX and
the first crossing of VREF(DC). Hold (tH) nominal slew rate for a falling signal is defined as the slew rate between the last
crossing of VIH(DC)MIN and the first crossing of VREF(DC). If the actual signal is always later than the nominal slew rate line
between shaded ‘dc level to VREF(DC) region’ use nominal slew rate for derating value. If the actual signal is earlier than the
nominal slew rate line anywhere between shaded ‘dc to VREF(DC) region’, the slew rate of a tangent line to the actual signal
from the dc level to VREF(DC) level is used for derating value.
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