參數(shù)資料
型號： IDTSSTE32882KA1AKG
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 25/75頁
文件大?。?/td> 0K
描述： IC REGISTERING CLK DRIVER 176BGA
標(biāo)準(zhǔn)包裝： 170
類型： 時鐘緩沖器/驅(qū)動器，多路復(fù)用器
PLL： 是
主要目的： 存儲器，DDR3，RDIMM
輸入： CMOS
輸出： CMOS
電路數(shù)： 1
比率 - 輸入:輸出： 5:60
差分 - 輸入:輸出： 是/是
頻率 - 最大： 810MHz
電源電壓： 1.282 V ~ 1.575 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 176-TFBGA
供應(yīng)商設(shè)備封裝： 176-CABGA（13.5x8）
包裝： 托盤
1.25V/1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
31
SSTE32882KA1
7314/8
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SSTE32882KA1
1.25V/1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
COMMERCIAL TEMPERATURE RANGE
Clock Driver Characteristics at Application Frequency (frequency band 1)
Symbol
Parameter
Conditions
DDR3/
DDR3-800
DDR3/
DDR3L-1066
DDR3/
DDR3L-1333
DDR3/
DDR3L-1600
DDR3-1866
Unit
MinMax
tJIT(CC+)
Cycle-to-cycle period
jitter
040040
0
40030025
ps
tJIT(CC-)
Cycle-to-cycle period
jitter
-400-400-400-300-25
0
ps
tSTAB
Stabilization time
-
6
-
6
-
6
-
6
-
5
s
tFDYN
Dynamic phase offset
-50
50
-50
50
-50
50
-40
40
-30
30
ps
tCKSK
Fractional Clock Output
skew1
-
15
-
15
-
15
-
10
-
10
ps
tJIT(PER)
Yn Clock Period jitter
-40
40
-40
40
-40
40
-30
30
-25
25
ps
tJIT(HPER) Half period jitter
-50
50
-50
50
-50
50
-40
40
-35
35
ps
tPWH/PWL
Yn pulse width
HIG/LOW duration3
tPW = 1/2tCK -
ItJIT(hper)minI
to 1/2tCK -
ItJIT(hper)maxI
1.200
1.300
0.888
0.988
0.700
0.800
0.585
0.665
0.501
0.571
ns
tQSK12
Qn Output to Yn clock
tolerance (Standard
1/2-Clock Pre-Launch)
Output
Inversion
enabled
-150
250
-150
250
-150
250
-140
140
-135
125
ps
Output
Inversion
disabled
-150
350
-150
350
-150
350
-140
240
-135
225
tQSK24
Qn Output to Yn clock
tolerance (3/4 Clock
Pre-Launch)
Output
Inversion
enabled
-150
250
-150
250
-150
250
-140
140
-135
125
ps
Output
Inversion
disabled
-150
350
-150
350
-150
350
-140
240
-135
225
tSTAOFF
Average delay through
the register beween the
input clock and output
clock over “n” cycles5.
(1.5V operation)
Standard
1/2-Clock
Pre-Launch
tSTAOFF = tPDM
+ 1/2 tCK
1.9
2.25
1.591.941.401.75
1.281.631.191.54
ns
3/4 Clock
Pre-Launch
tSTAOFF = tPDM
+ 3/4 tCK
2.53
2.88
2.06
2.41
1.77
2.12
1.59
1.94
1.45
1.80
ns
Average delay through
the register beween the
input clock and output
clock5.
(1.35V operation)
Standard
1/2-Clock
Pre-Launch
tSTAOFF = tPDM
+ 1/2 tCK
1.90
2.45
1.59
2.14
1.40
1.95
1.28
1.83
-
ns
3/4 Clock
Pre-Launch
tSTAOFF = tPDM
+ 3/4 tCK
2.53
3.08
2.06
2.61
1.77
2.32
1.59
2.14
-
ns
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