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參數(shù)資料
| 型號： | FW82815 |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項(xiàng)-數(shù)據(jù)表參考 |
| 文件頁數(shù)： | 64/172頁 |
| 文件大?。?/td> | 795K |
| 代理商： | FW82815 |
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82815 GMCH
R
64
Datasheet
3.4.22.
MISCC—Miscellaneous Control Register (Device 0)
Address Offset:
72–73h
Default Value:
0000h
Access:
Read/Write, Read-Only
Size:
16 bits
This register holds all of the miscellaneous control bits for the GMCH .
15
14
12
11
10
8
SM GFX
133
Enable
Reserved
CPC Mask
Reserved
7
6
5
4
3
2
1
0
Read PWR Throttle Cntl
Write PWR Throttle Cntl
Throttle
Lock
Reserved
BNR
Looka
head
GFX LM
Win Size
Sel
Bit
Description
15
System Memory Graphics PC133 Enable—R/W.
This bit allows the GMCH to operate in Graphics
Mode with Enhanced System Memory (PC133). Normally, SM frequency is locked to 100 MHz in
Internal Graphics mode, and GMCHCFG[2] (SMFS) is read-only. Setting this bit allows the SM
frequency to be changed by writing to GMCHCFG[2]. This bit has no effect in AGP mode.
0 = Normal Operation. GMCHCFG[2] hardwired to 0 when GMCH is in Graphics Mode
(i.e., APCONT[0] = 1)
1 = Allow 133 MHz System Memory when the GMCH is in Graphics Mode.
Note that this just enables
PC133. To actually run graphics with 133 MHz SM, GMCHCFG[2] must be set to 1. Also, this bit
should be set by BIOS before GMCH is changed from AGP to Graphics mode via APCONT[0].
14
Reserved.
13
SM Transmit Stage Bypass—R/W.
0 = Normal Operation (Default). Bypass if SM=100 MHz; No bypass if SM=133 MHz.
1 = Always bypass, regardless of SM frequency.
System BIOS should set this bit to 1 to enable the bypass and optimize system memory latency by one
clock for 133 MHz operation (has no affect on 100 MHz operation).
12
Reserved.
11
CPC Mask Enable—R/W.
0 = Normal Operation (default).
1 = Never perform command per clock accesses to system memory. Mask command per clock.
Note:
This bit must be set to 1 if using 133 MHz system memory.
10:8
Reserved.
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