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參數(shù)資料
| 型號： | FW82815 |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項-數(shù)據(jù)表參考 |
| 文件頁數(shù)： | 136/172頁 |
| 文件大?。?/td> | 795K |
| 代理商： | FW82815 |
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82815 GMCH
R
136
Datasheet
4.5.
System Memory DRAM Interface
The GMCH integrates a system DRAM controller that supports a 64-bit DRAM array. The DRAM type
supported is synchronous (SDRAM). The GMCH generates the SCSA#, SCSB#, SDQM, SCAS#,
SRAS#, SWE# and multiplexed addresses, SMA for the DRAM array. The GMCH’s DRAM interface
operates at a clock frequency of either 100 or 133 MHz, dependent upon the system bus interface clock
frequency. The DRAM controller interface is fully configurable through a set of control registers.
Complete descriptions of these registers are given in the register description section of this document.
The GMCH supports industry standard 64-bit wide DIMM modules with SDRAM devices. The 2 bank
select lines (SBS[1:0]), the 12 address lines (SMAA[11:0]), and copies of 4 address lines (SMAB[7:4]#
and SMAC[7:4]#) allow the GMCH to support 64-bit wide DIMMs using 16Mb, 64Mb, or 128Mb
technology SDRAMs. The GMCH has a sufficient amount of SCS# lines to enable the support of up to
six 64-bit rows of DRAM. For write operations of less than a QWord, the GMCH performs a byte-wise
write. The GMCH targets SDRAM with CL2 and CL3 and supports both single and double-sided
DIMMs. The GMCH provides refresh functionality with programmable rate (normal DRAM rate is
1 refresh/15.6
μ
s). The GMCH can be configured via the Page Closing Policy Bit in the GMCH
Configuration Register to keep multiple pages open within the memory array. Pages can be kept open in
any one row of memory. Up to 4 pages can be kept open within that row (The GMCH only supports 4
Bank SDRAMs on system DRAM interface).
4.5.1.
DRAM Organization and Configuration
The GMCH supports 64-bit DRAM configurations. In the following discussion the term row
refers to a
set of memory devices that are simultaneously selected by a SCS# signal. The GMCH supports a
maximum of 6 rows of memory. Both single-sided and double-sided DIMMs are supported.
The interface consists of the following pins:
Multiple copies:
SMAA[7:4], SMAB[7:4]# , SMAC[7:4]#
Single Copies:
SMD[63:0]
SDQM[7:0]
SMAA[12:8,3:0]
SBS[1:0]
SCSA[5:0]#
SCSB[5:0]#
SCAS#
SRAS#
SWE#
SCKE[1:0]
The GMCH supports DIMMs populated with 8, 16, and 32 bit wide SDRAM devices. Registered
DIMMs or DIMMs populated with 4 bit wide SDRAM devices are not supported. The GMCH supports
3.3V standard SDRAMs.
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