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參數(shù)資料
| 型號： | DS3141+ |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 52/88頁 |
| 文件大小： | 0K |
| 描述： | IC FRAMER DS3/E3 SNGL 144CSBGA |
| 產(chǎn)品培訓模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 160 |
| 控制器類型： | DS3/E3 調(diào)幀器 |
| 接口： | LIU |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 電流 - 電源： | 80mA |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 144-BGA，CSPBGA |
| 供應(yīng)商設(shè)備封裝： | 144-TECSBGA（13x13） |
| 包裝： | 托盤 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁當前第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁
DS3141/DS3142/DS3143/DS3144 Single/Dual/Triple/Quad DS3/E3 Framers
56 of 88
Register Name:
HCR2
Register Description:
HDLC Control Register 2
Register Address:
51h
Bit #
7
6
5
4
3
2
1
0
Name
N/A
RHWMS2
RHWMS1
RHWMS0
N/A
TLWMS2
TLWMS1
TLWMS0
Default
—
0
—
0
Bits 2 to 0: Transmit Low Watermark Select Bits (TLWMS[2:0]). These control bits determine when the HDLC
controller should set the TLWM status bit in the HSR register. When the transmit FIFO contains less than the
number of bytes specified by these bits, the TLWM status bit is set to logic 1.
TLWMS[2:0]
TRANSMIT LOW WATERMARK (BYTES)
000
16
001
48
010
80
011
112
100
144
101
176
110
208
111
240
Bits 4 to 6: Receive High Watermark Select Bits (RHWMS[2:0]). These control bits determine when the HDLC
controller should set the RHWM status bit in the HSR register. When the receive FIFO contains more than the
number of bytes specified by these bits, the RHWM status bit is set to logic 1.
RHWMS[2:0]
RECEIVE HIGH WATERMARK (BYTES)
000
16
001
48
010
80
011
112
100
144
101
176
110
208
111
240
Register Name:
HSR
Register Description:
HDLC Status Register
Register Address:
54h
Bit #
7
6
5
4
3
2
1
0
Name
N/A
RHWM
TLWM
N/A
Default
—
Bit 2: Transmit FIFO Low Watermark (TLWM). This real-time status bit is set to 1 when the transmit FIFO
contains less than the number of bytes configured by TLWMS[2:0] control bits in the HCR2 register. This bit is
cleared when the FIFO fills beyond the low watermark.
Bit 3: Receive FIFO High Watermark (RHWM). This real-time status bit is set to 1 when the receive FIFO
contains more than the number of bytes configured by the RHWMS[2:0] control bits in the HCR2 register. This bit is
cleared when the FIFO empties below the high watermark.
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PDF描述 |
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