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參數(shù)資料
| 型號： | ADUC7034BCPZ-RL |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 99/136頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU FLASH 32K ANLG IO 48LFCSP |
| 標準包裝： | 2,500 |
| 系列： | MicroConverter® ADuC7xxx |
| 核心處理器： | ARM7 |
| 芯體尺寸： | 16/32-位 |
| 速度： | 20.48MHz |
| 連通性： | LIN，SPI，UART/USART |
| 外圍設(shè)備： | POR，PSM，溫度傳感器，WDT |
| 輸入/輸出數(shù)： | 9 |
| 程序存儲器容量： | 32KB（16K x 16） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 1K x 32 |
| 電壓 - 電源 (Vcc/Vdd)： | 3.5 V ~ 18 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 2x16b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 115°C |
| 封裝/外殼： | 48-VFQFN 裸露焊盤，CSP |
| 包裝： | 帶卷 (TR) |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁當前第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁
ADuC7034
Rev. B | Page 65 of 136
POWCON Register
Name:
POWCON
Address:
0xFFFF0408
Default Value:
0x079
Access:
Read/write
Function:
This 8-bit register allows user code to dynamically enter various low power modes and modify the clock divider that
controls the speed of the ARM7TDMI core.
Table 45. POWCON MMR Bit Designations
Bit
Description
7
Precision 131 kHz input enable.
Set by the user to enable the precision 131 kHz input enable. The precision 131 kHz oscillator must also be enabled
using HVCFG0[6]. Setting this bit increases current consumption by approximately 50 μA and should be disabled when
not in use.
Cleared by the user to power down the precision 131 kHz input enable.
6
XTAL power-down.
Set by the user to enable the external crystal circuitry.
Cleared by the user to power down the external crystal circuitry.
5
PLL power-down. Timer peripherals power down if driven from the PLL output clock. Timers driven from an active clock
source remain in normal power mode.
Set by default, or set by hardware upon a wake-up event.
Cleared to 0 to power down the PLL. The PLL cannot be powered down if either the core or peripherals are enabled;
therefore, Bit 3, Bit 4, and Bit 5 must be cleared simultaneously.
4
Peripherals power-down. The peripherals that are powered down by this bit are as follows: SRAM, Flash/EE memory and
GPIO interfaces, and SPI and UART serial ports.
Set by default, or set by hardware upon a wake-up event. The wake-up timer (Timer2) can be active if the device is
driven from the low power oscillator even if this bit is set.
Cleared to power down the peripherals. The peripherals cannot be powered down if the core is enabled; therefore, Bit 3
and Bit 4 must be cleared simultaneously. LIN can respond to wake-up events even if this bit is cleared.
3
Core power-down. If user code powers down the MCU, include a dummy MCU cycle after the power-down command is
written to POWCON.
Set by default, or set by hardware on a wake-up event.
Cleared to power down the ARM core.
2 to 0
Core clock divider (CD) bits.
000 = 20.48 MHz, 48.83 ns.
001 = 10.24 MHz, 97.66 ns. (This is the default setting at power up.)
010 = 5.12 MHz, 195.31 ns.
011 = 2.56 MHz, 390.63 ns.
100 = 1.28 MHz, 781.25 ns.
101 = 640 kHz, 1.56 μs.
110 = 320 kHz, 3.125 μs.
111 = 160 kHz, 6.25 μs.
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