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參數(shù)資料
| 型號： | ADUC7034BCPZ-RL |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 54/136頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU FLASH 32K ANLG IO 48LFCSP |
| 標(biāo)準(zhǔn)包裝： | 2,500 |
| 系列： | MicroConverter® ADuC7xxx |
| 核心處理器： | ARM7 |
| 芯體尺寸： | 16/32-位 |
| 速度： | 20.48MHz |
| 連通性： | LIN，SPI，UART/USART |
| 外圍設(shè)備： | POR，PSM，溫度傳感器，WDT |
| 輸入/輸出數(shù)： | 9 |
| 程序存儲器容量： | 32KB（16K x 16） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 1K x 32 |
| 電壓 - 電源 (Vcc/Vdd)： | 3.5 V ~ 18 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 2x16b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 115°C |
| 封裝/外殼： | 48-VFQFN 裸露焊盤，CSP |
| 包裝： | 帶卷 (TR) |
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ADuC7034
Rev. B | Page 24 of 136
RESET
There are four kinds of resets: external reset, power-on reset,
watchdog reset, and software reset. The RSTSTA register
indicates the source of the last reset and can be written to by
user code to initiate a software reset event. The bits in this
register can be cleared to 0 by writing to the RSTCLR MMR.
The bit designations in RSTCLR mirror those of RSTSTA.
These registers can be used during a reset exception service
routine to identify the source of the reset. The implications of
all four kinds of reset events are tabulated in Table 12.
RSTSTA Register
Name:
RSTSTA
Address:
0xFFFF0230
Default Value:
Depends on type of reset
Access:
Read/write access
Function:
This 8-bit register indicates the source of the
last reset event and can be written to by user
code to initiate a software reset.
RSTCLR Register
Name:
RSTCLR
Address:
0xFFFF0234
Access:
Write only
Function:
This 8-bit write only register clears the
corresponding bit in RSTSTA.
Table 11. RSTSTA/RSTCLR MMR Bit Designations
Bit
Description
7 to 4
Not used. These bits are not used and always
read as 0.
3
External reset.
Set automatically to 1 when an external reset occurs.
Cleared by setting the corresponding bit in RSTCLR.
2
Software reset.
Set to 1 by user code to generate a software reset.
Cleared by setting the corresponding bit in RSTCLR.1
1
Watchdog timeout.
Set automatically to 1 when a watchdog timeout
occurs.
Cleared by setting the corresponding bit in RSTCLR.
0
Power-on reset.
Set automatically when a power-on reset occurs.
Cleared by setting the corresponding bit in RSTCLR.
1 If the software reset bit in RSTSTA is set, any write to RSTCLR that does not
clear this bit generates a software reset.
Table 12. Device Reset Implications
Impact
Reset
External Pins
to Default
State
Execute
Kernel
Reset All
External MMRs
(Excluding
RSTSTA)
Reset All HV
Indirect
Registers
Reset
Peripherals
Reset
Watchdog
Timer
Valid
RAM1
RSTSTA Status
(After a Reset
Event)
POR
Yes
Yes/No2
RSTSTA[0] = 1
Watchdog
Yes
No
Yes
RSTSTA[1] = 1
Software
Yes
No
Yes
RSTSTA[2] = 1
External Pin
Yes
No
Yes
RSTSTA[3] = 1
1 RAM is not valid in the case of a reset following a LIN download.
2 The impact on RAM is dependent on the HVMON[3] contents if LVF is enabled. When LVF is enabled using HVCFG0[2], RAM has not been corrupted by the POR reset
mechanism if the LVF status bit, HVMON[3], is 1. See the Low Voltage Flag (LVF) section for more information.
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