參數(shù)資料
型號(hào)： μPD30100
廠商： NEC Corp.
英文描述： 64-bit RISC Microprosessor(64位 RISC 微處理器)
中文描述： 64位RISC Microprosessor（64位的RISC微處理器）
文件頁(yè)數(shù)： 43/52頁(yè)
文件大?。?/td> 365K
代理商： ΜPD30100
43
μ
PD30100
(2) When 2.7
≤
V
DD
≤
3.6 V
Master clock and clock parameter
Parameter
Symbol
Condition
MIN.
MAX.
Unit
Master clock high-level width
t
KKH
2.7
≤
V
DD
< 3.0
56
ns
3.0
≤
V
DD
≤
3.6
45
Master clock low-level width
t
KKL
2.7
≤
V
DD
< 3.0
56
ns
3.0
≤
V
DD
≤
3.6
45
Master clock frequency
Note
2.7
≤
V
DD
< 3.0
1.5
8.25
MHz
3.0
≤
V
DD
≤
3.6
1.5
10
Master clock cycle
t
CYK
2.7
≤
V
DD
< 3.0
121
666
ns
3.0
≤
V
DD
≤
3.6
100
666
Clock jitter
t
Jitter
±
0.5
ns
Master clock rise time
t
KR
5
ns
Master clock fall time
t
KF
5
ns
Note
The operation of the V
R
4100 is guaranteed only when the PLL is enable.
The frequency of the master clock is 0 MHz when the PLL is in the self-running mode.
To set the processor in the self-running mode, fix the master clock to the high or low level.
Remark
The output of MasterOut is 500 kHz (TYP.) in the self-running mode.
System Interface Parameter
Parameter
Symbol
Condition
MIN.
MAX.
Unit
Data output delay time
Note 1
t
DO
3
15
ns
Data setup delay time
Note 1
t
DS
5
ns
Data hold delay time
Note 1
t
DH
1
Note 2
ns
MasterOut rise time
t
MOR
6
ns
MasterOut fall time
t
MOF
6
ns
MasterOut high-level width
t
MOH
2.7
≤
V
DD
< 3.0
55
ns
3.0
≤
V
DD
≤
3.6
44
MasterOut low-level width
t
MOL
2.7
≤
V
DD
< 3.0
55
ns
3.0
≤
V
DD
≤
3.6
44
TClock rise time
t
TCR
3
ns
TClock fall time
t
TCF
3
ns
TClock high-level width
t
TCH
2.7
≤
V
DD
< 3.0
12
ns
3.0
≤
V
DD
≤
3.6
9
TClock low-level width
t
TCL
2.7
≤
V
DD
< 3.0
12
ns
3.0
≤
V
DD
≤
3.6
9
Notes 1.
Applied to all system interface pins
2.
Target value
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