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參數(shù)資料
| 型號： | XRT86VL30IV-F |
| 廠商： | Exar Corporation |
| 文件頁數(shù)： | 113/175頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FRAMR/LIU T1/E1/J1 QD 128LQFP |
| 標準包裝： | 72 |
| 控制器類型： | T1/E1/J1 調(diào)幀器，LIU |
| 電源電壓： | 3.3V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 128-LQFP |
| 供應商設(shè)備封裝： | 128-LQFP（14x20） |
| 包裝： | 托盤 |
| 其它名稱： | 1016-1485 XRT86VL30IV-F-ND |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁當前第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁
XRT86VL30
37
SINGLE T1/E1/J1 FRAMER/LIU COMBO - T1 REGISTER DESCRIPTION
REV. 1.0.1
TABLE 23: DMA 1 (READ) CONFIGURATION REGISTER (D1RCR)
HEX ADDRESS: 0X0119
BIT
FUNCTION
TYPE
DEFAULT
DESCRIPTION-OPERATION
7-6
Reserved
-
Reserved
7
DMA1 RST
R/W
0
DMA_1 Reset
This bit resets the Receive DMA (Read) Channel 1
0 = Normal operation.
1 = A zero to one transition resets the Receive DMA (Read) channel 1.
6
DMA1 ENB
R/W
0
DMA1_ENB
This bit enables the Receive DMA_1 (Read) interface. After a receive
DMA is enabled, DMA transfers are only requested when the receive
cell buffer contains a complete message or cell.
The DMA read channel is used by the T1 Framer to transfer data from
the HDLC buffers within the T1 Framer to external memory. The DMA
Read cycle starts by T1 Framer asserting the DMA Request (REQ1)
‘low’, then the external DMA controller should drive the DMA Acknowl-
edge (ACK1) ‘low’ to indicate that it is ready to receive the data. The
T1 Framer should place new data on the Microprocessor data bus
each time the Read Signal is Strobed low if the RD is configured as a
Read Strobe. If RD is configured as a direction signal, then the T1
Framer would place new data on the Microprocessor data bus each
time the Write Signal (WR) is Strobed low.
0 = Disables the DMA_1 (Read) interface
1 = Enables the DMA_1 (Read) interface
5
RD TYPE
R/W
0
READ Type Select
This bit selects the function of the RD signal.
0 = RD functions as a Read Strobe signal
1 = RD acts as a direction signal (indicates whether the current bus
cycle is a read or write operation), and WR works as a data strobe.
4 - 3 Reserved
-
Reserved
2
DMA1_CHAN(2)
R/W
0
Channel Select
These three bits select which T1 channel within the chip uses the
Receive DMA_1 (Read) interface.
000 = Channel 0
001 = Reserved
001 = Channel 2
011 = Reserved
1xx = Reserved
1
DMA1_CHAN(1)
R/W
0
DMA1_CHAN(0)
R/W
0
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