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參數(shù)資料
| 型號： | TMC22X5YA |
| 廠商： | Fairchild Semiconductor Corporation |
| 英文描述： | Multistandard Digital Video Decoder Three-Line Adaptive Comb Decoder Family, 8 & 10 bit |
| 中文描述： | 多標準數(shù)字視頻解碼器三線自適應梳狀解碼器系列，8 |
| 文件頁數(shù)： | 73/84頁 |
| 文件大?。?/td> | 417K |
| 代理商： | TMC22X5YA |
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PRODUCT SPECIFICATION
TMC22x5yA
REV. 1.0.0 2/4/03
73
Operating Conditions
Notes:
1. Tested at f
CLK
= 30MHz
To aid in the understanding of the timing relationship between the PXCK and LDV clock, when the LDV signal is used as the
TMC22x5yA output clock, the following block diagram of the TMC22x5yA output stage is provided.
Figure 42. Functional Block Diagram of the TMC22x5yA G/Y, B/U, and R/V Output Stage
Parameter
V
DD
V
IH
Min.
4.75
Nom.
5.0
Max.
5.25
Units
V
Power Supply Voltage
Input Voltage, Logic HIGH
TTL Compatible Inputs
Serial Port (SDA and SCL)
Input Voltage, Logic LOW
TTL Compatible Inputs
Serial Port (SDA and SCL)
Output Current, Logic HIGH
Output Current, Logic LOW
Ambient Temperature, Still Air
Pixel Interface (input)
f
CLK
Pixel Rate (CKSEL = 0)
Master Clock Rate = 2X pixel rate (CKSEL = 1)
1
t
PWHCK
CLOCK pulse width, HIGH
t
PWLCK
CLOCK pulse width, LOW
t
SP
Pixel Data Input Setup Time
t
HP
Pixel Data Input Hold Time
t
SP
HSYNC, VSYNC, and BUFFER setup time
t
HP
HSYNC, VSYNC, and BUFFER hold time
2.0
V
DD
V
V
0.7*V
DD
V
IL
GND
GND
0.8
V
V
0.3*V
DD
-2.0
4.0
70
I
OH
I
OL
T
A
mA
mA
°
C
0
10
20
8
13
8
2
5
6
18
36
MHz
MHz
ns
ns
ns
ns
ns
ns
Data In
PXCK
G/Y, B/U, and R/V
Output Data
LDV
Q
D
Ck
2:1
mux
Q
D
Ck
65-22x5y-78
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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