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參數(shù)資料
| 型號： | MT90220AL |
| 廠商： | Mitel Networks Corporation |
| 英文描述： | Octal IMA/UNI PHY Device |
| 中文描述： | 八路IMA的/單向物理層設(shè)備 |
| 文件頁數(shù)： | 98/116頁 |
| 文件大?。?/td> | 306K |
| 代理商： | MT90220AL |
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MT90220
90
Note 1 - The RXCLK signal needs to be synchronous with the system clock refer to paragraph 5.2.
AC Electrical Characteristics - Utopia Interface Transmit Timing
Signal name
DIR
Item
Description
Min
Max
TxClk
A->P
TxClk frequency (nominal)
0
25 MHz
TxClk duty cycle
40%
60%
TxClk peak-to-peak jitter
-
5%
TxClk rise/fall time
-
4 ns
TxData[7:0], TxSOC, TxEnb*,
TxAddr[4:0]
A->P
tT5
Input setup to TxClk
4 ns
-
tT6
Input hold from TxClk
0 ns
-
TxClav[0]
A<-P
tT7
Input setup to TxClk
4 ns
-
tT8
Input hold from TxClk
0 ns
-
tT9
Signal valid
14 ns
-
tT10
Signal going high impedance
14 ns
-
tT11
Signal going low impedance from
TxClk
3 ns
-
tT12
Signal going high impedance from
TxClk
3 ns
-
AC Electrical Characteristics - Receive Timing
Signal name
DIR
Item
Description
Min
Max
RxClk
A->P
RxClk frequency (nominal)
0
25 MHz
RxClk duty cycle
40%
60%
RxClk peak-to-peak jitter
-
5%
RxClk rise/fall time
-
4 ns
RxEnb*, RxAddr[4:0]
A->P
tT5
Input setup to RxClk
4 ns
-
tT6
Input hold from RxClk
0 ns
-
RxData[7:0], RxSOC, RxClav[0]
A<-P
tT7
Input setup to RxClk
4 ns
-
tT8
tT9
1
tT10
1
Input hold from RxClk
0 ns
-
Signal valid
18 ns
-
Signal going high impedance
18 ns
-
tT11
Signal going low impedance from
RxClk
3 ns
-
tT12
Signal going high impedance from
RxClk
3 ns
-
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT90221 | Quad IMA/UNI PHY Device |
| MT90221AL | Quad IMA/UNI PHY Device |
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| MT9041BP | T1/E1 System Synchronizer |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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