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參數(shù)資料
| 型號(hào)： | MPC5125YVN400 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 74/94頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 32BIT E300 324TEPBGA |
| 標(biāo)準(zhǔn)包裝： | 60 |
| 系列： | MPC51xx |
| 核心處理器： | e300 |
| 芯體尺寸： | 32-位 |
| 速度： | 400MHz |
| 連通性： | CAN，EBI/EMI，以太網(wǎng)，I²C，USB OTG |
| 外圍設(shè)備： | DMA，WDT |
| 輸入/輸出數(shù)： | 64 |
| 程序存儲(chǔ)器類型： | ROMless |
| RAM 容量： | 32K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 1.08 V ~ 3.6 V |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 125°C |
| 封裝/外殼： | 324-BBGA |
| 包裝： | 托盤 |
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MPC5125 Microcontroller Data Sheet, Rev. 4
Electrical and Thermal Characteristics
Freescale Semiconductor
76
Figure 40. Timing Diagram — AC97 Mode
4.3.15.3
SPI Mode
Table 42. Timing Specifications — SPI Master Mode, Format 0 (CPHA = 0) 1
NOTES:
1 Output timing is specified at a nominal 50 pF load.
Sym
Description
Min
Max
Units
SpecID
1
SCK cycle time, programable in the PSC CCS register
30.0
—
ns
A20.26
2
SCK pulse width, 50% SCK duty cycle
15.0
—
ns
A20.27
3
Slave select clock delay, programable in the PSC CCS register
30.0
—
ns
A20.28
4
Output data valid after slave select (SS)—
8.9
ns
A20.29
5
Output data valid after SCK
—
8.9
ns
A20.30
6
Input data setup time
6.0
—
ns
A20.31
7
Input data hold time
1.0
—
ns
A20.32
8
Slave disable lag time
—
TSCK
ns
A20.33
9
Sequential transfer delay, programable in the PSC CTUR / CTLR register
15.0
—
ns
A20.34
10
Clock falling time
—
7.9
ns
A20.35
11
Clock rising time
—
7.9
ns
A20.36
BitClk
(CLKPOL=0)
FrameSync
(SyncPol= 1)
Sdata_out
Output
Input
6
Output
Sdata_in
Input
1
4
3
5
2
7
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MPC5125YVN400 | 制造商:Freescale Semiconductor 功能描述:ICMICROPROCESSOR32-BITCMOSPBGA324PI |
| MPC5125YVN400R | 制造商:Freescale Semiconductor 功能描述:POWERPC EMBEDDED SOC - Tape and Reel |
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| MPC5200B_08 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:SDRAM / DDR Memory Controller |
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