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參數(shù)資料
| 型號(hào)： | M7A3PE600-FFG484I |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 600000 GATES, PBGA484 |
| 封裝： | 1 MM PITCH, FBGA-484 |
| 文件頁數(shù)： | 95/168頁 |
| 文件大?。?/td> | 1335K |
| 代理商： | M7A3PE600-FFG484I |
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ProASIC3E Flash Family FPGAs
2- 20
Advanced v0.5
Nonvolatile Memory (NVM)
Overview of User Nonvolatile FlashROM
ProASIC3E devices have 1 kbit of on-chip nonvolatile
Flash memory that can be read from the FPGA core
fabric. The FlashROM is arranged in 8 banks of 128 bits
during programming. The 128 bits in each bank are
addressable as 16 bytes during the read back of the
FlashROM from the FPGA core (Figure 2-19).
The FlashROM can only be programmed via the IEEE1532
JTAG port. It cannot be programmed directly from the
FPGA core. When programming, each of the 8 128-bit
banks can be selectively reprogrammed. The FlashROM
can only be reprogrammed on a bank boundary.
Programming involves an automatic, on-chip bank erase
prior to reprogramming the bank. The FlashROM
supports synchronous read. The address is latched on the
rising edge of the clock and the new output data is
stable after the falling edge of the same clock cycle.
Please refer to Figure 3-51 on page 3-76 for the timing
diagram
. The FlashROM can be read on byte boundaries.
The upper 3 bits of the FlashROM address from the FPGA
core define the bank that is being accessed. The lower 4
bits of the FlashROM address from the FPGA core define
which of the 16 bytes in the bank is being accessed.
Figure 2-19 FlashROM Architecture
Bank
Number
3
MSB
of
ADDR
(READ)
Byte Number in Bank
4 LSB of ADDR (READ)
7
0
1
2
3
4
5
6
0
1
2
3
4
5
6
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PDF描述 |
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