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參數(shù)資料
| 型號： | M7A3PE600-FFG484I |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 600000 GATES, PBGA484 |
| 封裝： | 1 MM PITCH, FBGA-484 |
| 文件頁數(shù)： | 19/168頁 |
| 文件大?。?/td> | 1335K |
| 代理商： | M7A3PE600-FFG484I |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁當(dāng)前第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁
ProASIC3E Flash Family FPGAs
A d v an c ed v0 . 5
3-47
Timing Characteristics
BLVDS/M-LVDS
Bus
LVDS
(BLVDS)
and
Multipoint
LVDS
(M-LVDS)
specifications extend the existing LVDS standard to high-
performance multipoint bus applications. Multidrop and
multipoint
bus
configurations
may
contain
any
combination of drivers, receivers and transceivers. Actel
LVDS drivers provide the higher drive current required by
BLVDS and M-LVDS to accommodate the loading. The
driver requires series terminations for better signal quality
and to control voltage swing. Termination is also required
at both ends of the bus since the driver can be located
anywhere on the bus. These configurations can be
implemented using TRIBUF_LVDS and BIBUF_LVDS macros
along with appropriate terminations. Multipoint designs
using Actel LVDS macros can achieve upto 200 MHz with a
maximum of 20 loads. A sample application is given in
Figure 3-22. The input and output buffer delays are
available in the LVDS section in Table 3-76.
Example: For a bus consisting of 20 equidistant loads, the
following terminations provide the required differential
voltage, in worst case Industrial operating conditions, at
the farthest receiver: RS =60 and RT =70 , given
Z0 =50 (2") and a Zstub =50 (~1.5").
Table 3-76 LVDS
Commercial-Case Conditions: TJ = 70°C, Worst Case VCC = 1.425 V, Worst Case VCCI = 2.3 V
Speed Grade
tDOUT
tDP
tDIN
tPY
Units
–F
0.79
2.25
0.05
2.18
ns
Std.
0.66
1.87
0.04
1.82
ns
–1
0.56
1.59
0.04
1.55
ns
–2
0.49
1.40
0.03
1.36
ns
Note: For specific junction temperature and voltage-supply levels, refer to Table 3-6 on page 3-4 for derating values.
Figure 3-22 BLVDS/M-LVDS Multipoint Application Using LVDS I/O Buffers
...
R
T
R
T
BIBUF_LVDS
R
+
-
T
+
-
R
+
-
T
+
-
D
+
-
EN
Receiver
Transceiver
Receiver
Transceiver
Driver
R
S
R
S
R
S
R
S
R
S
R
S
R
S
R
S
R
S
R
S
Z
stub
Z
stub
Z
stub
Z
stub
Z
stub
Z
stub
Z
stub
Z
stub
Z
0
Z
0
Z
0
Z
0
Z
0
Z
0
Z
0
Z
0
Z
0
Z
0
Z
0
Z
0
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PDF描述 |
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