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參數(shù)資料
| 型號： | ICS1531 |
| 英文描述： | Triple 8-bit MSPS A/D Converters with Line-Locked Clock Generator |
| 中文描述： | 三8位MSPS的的A / D轉(zhuǎn)換器與電源同步時鐘發(fā)生器 |
| 文件頁數(shù)： | 40/76頁 |
| 文件大?。?/td> | 529K |
| 代理商： | ICS1531 |
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ICS1531 Rev N 12/1/99
December, 1999
40
Chapter 6
Register Set
ICS1531 Data Sheet - Preliminary
Copyright 1999, Integrated Circuit Systems, Inc.
All rights reserved.
6.5.21
Register 24h: PNLCLK-SSOE
The PNLCLK-SSOE (PNLCLK Spread-Spectrum Output Enable) Register is used to control the gain of the
PNLCLK PFD and spread spectrum. (To select values, see
Section 7.3, “Programming Spread Spectrum”
.)
Table 6-21.
PNLCLK-SSOE Register
Bit
Bit Name
Bit Definition
Ac-
cess
Spec.
Func.
Re-
set
24:7-
24:6
PNLCLK_SS
[1-0]
PNLCLK Spread-Spectrum (Gain Select) [1-0].
These bits determine the PNLCLK spread-spectrum gain.
0 = The gain is 1.
1 = The gain is 2.
2 = The gain is 4.
3 = The gain is 8.
R/W
D-PK
0
24:5
Reserved
Reserved.
See
Section 6.1, “Reserved Bits”
.
This bit can be programmed to ‘0’.
–
–
0
24:4-
24:2
PNLCLK_PFD
[2-0]
PNLCLK Phase/Frequency Detector (Gain Select) [2-0].
These bits determine the PNLCLK Phase/Frequency
Detector gain.
0 = The gain is 1.
1 = The gain is 2.
2 = The gain is 4.
3 = The gain is 8.
4 = The gain is 16, and so forth.
R/W
D-PK
0
24:1-
24:0
PNLCLK_OSD
[1-0]
PNLCLK Output Scaler Divider (Value) [1-0].
These bits determine the value for dividing the PNLCLK
output scaler as follows:
0 = Division is by 1.
1 = Division is by 2.
2 = Division is by 4.
3 = Division is by 8.
R/W
D-PK
0
相關PDF資料 |
PDF描述 |
|---|---|
| ICS1560M-001 | Video/Graphics Clock Generator |
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| ICS1560N-003 | Video/Graphics Clock Generator |
| ICS1561AM-706 | Video/Graphics Clock Generator |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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| ICS1560M-001 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Video/Graphics Clock Generator |
| ICS1560M-003 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Video/Graphics Clock Generator |
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