參數(shù)資料
型號(hào)： 5AGXMB3G6F31C6NES
廠商： Altera
文件頁(yè)數(shù)： 8/124頁(yè)
文件大?。?/td> 0K
描述： IC ARRIA V FPGA 362K 896FBGA
標(biāo)準(zhǔn)包裝： 3
系列： Arria V GX
LAB/CLB數(shù)： 17110
邏輯元件/單元數(shù)： 362730
RAM 位總計(jì)： 2148352
輸入/輸出數(shù)： 384
電源電壓： 1.07 V ~ 1.13 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 896-BGA
供應(yīng)商設(shè)備封裝： 896-FBGA（31x31）
其它名稱： 544-2735
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Switching Characteristics
Page 33
Arria V GZ Device Datasheet
February 2014
Altera Corporation
Table 37 lists the DQS phase offset delay per stage for Arria V GZ devices.
Table 38 lists the DQS phase shift error for Arria V GZ devices.
Table 39 lists the memory output clock jitter specifications for Arria V GZ devices.
Table 37. DQS Phase Offset Delay Per Setting for Arria V GZ Devices (1), (2)
Speed Grade
Min
Max
Unit
C3, I3L
8
15
ps
C4, I4
8
16
ps
Notes to Table 37:
(1) The typical value equals the average of the minimum and maximum values.
(2) The delay settings are linear with a cumulative delay variation of 40 ps for all speed grades. For example, when using a –3 speed grade and
applying a 10-phase offset setting to a 90° phase shift at 400 MHz, the expected average cumulative delay is
[625 ps +(10×11ps) ±20ps] =735 ps ±20ps.
Table 38. DQS Phase Shift Error Specification for DLL-Delayed Clock (tDQS_PSERR) for Arria V GZ Devices (1)
Number of DQS Delay Buffers
C3, I3L
C4, I4
Unit
130
32
ps
260
64
ps
390
96
ps
4
120
128
ps
Note to Table 38:
(1) This error specification is the absolute maximum and minimum error. For example, skew on three DQS delay buffers in a –3 speed grade is
±84 ps or ±42 ps.
Table 39. Memory Output Clock Jitter Specification for Arria V GZ Devices (1), (2), (3) (Part 1 of 2)
Clock
Network
Parameter
Symbol
C3, I3L
C4, I4
Unit
Min
Max
Min
Max
Regional
Clock period jitter
t
JIT(per)
–55
55
–55
55
ps
Cycle-to-cycle period jitter
t
JIT(cc)
–110
110
–110
110
ps
Duty cycle jitter
t
JIT(duty)
–82.5
82.5
–82.5
82.5
ps
Global
Clock period jitter
t
JIT(per)
–82.5
82.5
–82.5
82.5
ps
Cycle-to-cycle period jitter
t
JIT(cc)
–165
165
–165
165
ps
Duty cycle jitter
t
JIT(duty)
–90
90
–90
90
ps
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PDF描述
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5AGXMB5G4F35C5N 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Arria V GX 15849 LABs 544 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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