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參數(shù)資料
| 型號(hào)： | 5AGXMB3G6F31C6NES |
| 廠商： | Altera |
| 文件頁數(shù)： | 39/124頁 |
| 文件大小： | 0K |
| 描述： | IC ARRIA V FPGA 362K 896FBGA |
| 標(biāo)準(zhǔn)包裝： | 3 |
| 系列： | Arria V GX |
| LAB/CLB數(shù)： | 17110 |
| 邏輯元件/單元數(shù)： | 362730 |
| RAM 位總計(jì)： | 2148352 |
| 輸入/輸出數(shù)： | 384 |
| 電源電壓： | 1.07 V ~ 1.13 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 896-BGA |
| 供應(yīng)商設(shè)備封裝： | 896-FBGA（31x31） |
| 其它名稱： | 544-2735 |
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Switching Characteristics
Page 19
February 2014
Altera Corporation
Arria V GX, GT, SX, and ST Device Datasheet
Interface speed (double-
width mode)
—
25
—
163.84
25
—
163.84
MHz
Notes to Table 20:
(1) The transmitter REFCLK phase jitter is 30 ps p-p at bit error rate (BER) 10-12.
(2) Differential LVPECL signal levels must comply to the minimum and maximum peak-to-peak differential input voltage specified in this table.
(3) The maximum peak-to peak differential input voltage of 300 mV is allowed for DC coupled link.
(4) For data rate <=3.2 Gbps, connect VCCR_GXBL/R to either 1.1-V or 1.15-V power supply. For data rate >3.2 Gbps, connect VCCR_GXBL/R to a 1.15-V
power supply. For details, refer to the Arria V GT, GX, ST, and SX Device Family Pin Connection Guidelines.
(5) The device cannot tolerate prolonged operation at this absolute maximum.
(6) The differential eye opening specification at the receiver input pins assumes that you have disabled the Receiver Equalization feature. If you
enable the Receiver Equalization feature, the receiver circuitry can tolerate a lower minimum eye opening, depending on the equalization level.
(7) The AC coupled VICM is 650 mV for PCIe mode only.
(8) For standard protocol compliance, use AC coupling.
(9) tLTR is the time required for the receive CDR to lock to the input reference clock frequency after coming out of reset.
(10) tLTD is time required for the receiver CDR to start recovering valid data after the rx_is_lockedtodata signal goes high.
(11) tLTD_manual is the time required for the receiver CDR to start recovering valid data after the rx_is_lockedtodata signal goes high when the
CDR is functioning in the manual mode.
(12) tLTR_LTD_manual is the time the receiver CDR must be kept in lock to reference (LTR) mode after the rx_is_lockedtoref signal goes high when
the CDR is functioning in the manual mode.
(13) The rate match FIFO supports only up to
±300 parts per million (ppm).
(14) To support data rates lower than the minimum specification through oversampling, use the CDR in LTR mode only.
(15) This specification is only applicable to channels on one side of the device across two transceiver banks.
(16) The Quartus II software allows AC gain setting = 3 for design with data rate between 611 Mbps and 1.25 Gbps only.
Table 20. Transceiver Specifications for Arria V GX and SX Devices (Part 4 of 4)
Symbol/
Description
Conditions
Transceiver Speed Grade 4
Transceiver Speed Grade 6
Unit
Min
Typ
Max
Min
Typ
Max
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
|---|---|
| 5AGXMB3G6F35C6N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Arria V GX 13688 LABs 544 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| 5AGXMB3G6F40C6N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Arria V GX 13688 LABs 704 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| 5AGXMB5G4F35C4N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Arria V GX 15849 LABs 544 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| 5AGXMB5G4F35C5G | 功能描述:1152-PIN FBGA 制造商:altera 系列:Arria V GX 零件狀態(tài):在售 LAB/CLB 數(shù):19811 邏輯元件/單元數(shù):420000 總 RAM 位數(shù):23625728 I/O 數(shù):544 電壓 - 電源:1.07 V ~ 1.13 V 工作溫度:0°C ~ 85°C（TJ） 標(biāo)準(zhǔn)包裝:24 |
| 5AGXMB5G4F35C5N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Arria V GX 15849 LABs 544 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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