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參數(shù)資料
| 型號(hào)： | 5AGXMB3G6F31C6NES |
| 廠商： | Altera |
| 文件頁數(shù)： | 57/124頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC ARRIA V FPGA 362K 896FBGA |
| 標(biāo)準(zhǔn)包裝： | 3 |
| 系列： | Arria V GX |
| LAB/CLB數(shù)： | 17110 |
| 邏輯元件/單元數(shù)： | 362730 |
| RAM 位總計(jì)： | 2148352 |
| 輸入/輸出數(shù)： | 384 |
| 電源電壓： | 1.07 V ~ 1.13 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 896-BGA |
| 供應(yīng)商設(shè)備封裝： | 896-FBGA（31x31） |
| 其它名稱： | 544-2735 |
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Page 36
Switching Characteristics
Arria V GX, GT, SX, and ST Device Datasheet
February 2014
Altera Corporation
Figure 3 shows the DPA lock time specifications with the DPA PLL calibration option
enabled.
Non DPA Mode
Sampling Window
—
300
—
300
—
300
ps
Notes to Table 30:
(1) When J = 3 to 10, use the serializer/deserializer (SERDES) block.
(2) When J = 1 or 2, bypass the SERDES block.
(3) For LVDS applications, you must use the PLLs in integer PLL mode.
(4) This applies to DPA and soft-CDR modes only.
(5) This applies to non-DPA mode only.
(6) Clock Boost Factor (W) is the ratio between the input data rate and the input clock rate.
(7) This is achieved by using the LVDS clock network.
(8) The Fmax specification is based on the fast clock used for serial data. The interface Fmax is also dependent on the parallel clock domain which is design dependent
and requires timing analysis.
(9) The minimum specification depends on the clock source (for example, the PLL and clock pin) and the clock routing resource (global, regional, or local) that you
use. The I/O differential buffer and input register do not have a minimum toggle rate.
(10) The VCC and VCCP must be on a separate power layer and a maximum load of 5 pF for chip-to-chip interface.
(11) The maximum ideal data rate is the SERDES factor (J) x the PLL maximum output frequency (fOUT) provided you can close the design timing and the signal
integrity simulation is clean.
(12) You must calculate the leftover timing margin in the receiver by performing link timing closure analysis. You must consider the board skew margin, transmitter
channel-to-channel skew, and receiver sampling margin to determine the leftover timing margin.
(13) This applies to default pre-emphasis and VOD settings only.
(14) You can estimate the achievable maximum data rate for non-DPA mode by performing link timing closure analysis. You must consider the board skew margin,
transmitter delay margin, and receiver sampling margin to determine the maximum data rate supported.
Table 30. High-Speed I/O Specifications for Arria V Devices (1), (2), (3) (Part 3 of 3)
Symbol
Conditions
–I3, –C4
–I5, –C5
–C6
Unit
Min
Typ
Max
Min
Typ
Max
Min
Typ
Max
Figure 3. DPA Lock Time Specification with DPA PLL Calibration Enabled
rx_dpa_locked
rx_reset
DPA Lock Time
256 data
transitions
96 slow
clock cycles
256 data
transitions
256 data
transitions
96 slow
clock cycles
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 5CGXFC7D7F31C8NES | IC CYCLONE V FPGA 150K 896-FBGA |
| 668-0003-C | IC CPU RABBIT2000 30MHZ 100PQFP |
| 668-0011 | IC MPU RABIT3000A 55.5MHZ128LQFP |
| 6PAIC3106IRGZRQ1 | IC AUDIO CODEC STEREO 48-QFN |
| 70001851 | DEVICE SERVER 1PORT SRL-ETHERNET |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 5AGXMB3G6F35C6N | 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Arria V GX 13688 LABs 544 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| 5AGXMB3G6F40C6N | 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Arria V GX 13688 LABs 704 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| 5AGXMB5G4F35C4N | 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Arria V GX 15849 LABs 544 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| 5AGXMB5G4F35C5G | 功能描述:1152-PIN FBGA 制造商:altera 系列:Arria V GX 零件狀態(tài):在售 LAB/CLB 數(shù):19811 邏輯元件/單元數(shù):420000 總 RAM 位數(shù):23625728 I/O 數(shù):544 電壓 - 電源:1.07 V ~ 1.13 V 工作溫度:0°C ~ 85°C（TJ） 標(biāo)準(zhǔn)包裝:24 |
| 5AGXMB5G4F35C5N | 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Arria V GX 15849 LABs 544 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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