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參數(shù)資料
| 型號： | 5AGXMB3G6F31C6NES |
| 廠商： | Altera |
| 文件頁數(shù)： | 5/124頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC ARRIA V FPGA 362K 896FBGA |
| 標(biāo)準(zhǔn)包裝： | 3 |
| 系列： | Arria V GX |
| LAB/CLB數(shù)： | 17110 |
| 邏輯元件/單元數(shù)： | 362730 |
| RAM 位總計： | 2148352 |
| 輸入/輸出數(shù)： | 384 |
| 電源電壓： | 1.07 V ~ 1.13 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 896-BGA |
| 供應(yīng)商設(shè)備封裝： | 896-FBGA（31x31） |
| 其它名稱： | 544-2735 |
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Page 30
Switching Characteristics
Arria V GZ Device Datasheet
February 2014
Altera Corporation
Receiver
True Differential I/O
Standards - fHSDRDPA (data
rate)
SERDES factor
150
—
1250
150
—
1050
Mbps
SERDES factor J
≥ 4
LVDS RX with DPA (12),
150
—
1600
150
—
1250
Mbps
SERDES factor J = 2,
uses DDR Registers
—
—
Mbps
SERDES factor J = 1,
uses SDR Register
—
—
Mbps
fHSDR (data rate)
SERDES factor J = 3 to 10
—
—
Mbps
SERDES factor J = 2,
uses DDR Registers
—
—
Mbps
SERDES factor J = 1,
uses SDR Register
—
—
Mbps
DPA Mode
DPA run length
—
10000
—
10000
UI
Soft CDR mode
Soft-CDR ppm tolerance
—
300
—
300
± ppm
Non DPA Mode
Sampling Window
—
300
—
300
ps
Notes to Table 33:
(1) When J = 3 to 10, use the serializer/deserializer (SERDES) block.
(2) When J = 1 or 2, bypass the SERDES block.
(3) This only applies to DPA and soft-CDR modes.
(4) Clock Boost Factor (W) is the ratio between the input data rate to the input clock rate.
(5) This is achieved by using the LVDS clock network.
(6) The minimum specification depends on the clock source (for example, the PLL and clock pin) and the clock routing resource (global, regional,
or local) that you use. The I/O differential buffer and input register do not have a minimum toggle rate.
(7) The maximum ideal data rate is the SERDES factor (J) x the PLL maximum output frequency (fOUT) provided you can close the design timing
and the signal integrity simulation is clean.
(8) You can estimate the achievable maximum data rate for non-DPA mode by performing link timing closure analysis. You must consider the board
skew margin, transmitter delay margin, and receiver sampling margin to determine the maximum data rate supported.
(9) If the receiver with DPA enabled and transmitter are using shared PLLs, the minimum data rate is 150 Mbps.
(10) The FMAX specification is based on the fast clock used for serial data. The interface FMAX is also dependent on the parallel clock domain which
is design dependent and requires timing analysis.
(11) You must calculate the leftover timing margin in the receiver by performing link timing closure analysis. You must consider the board skew
margin, transmitter channel-to-channel skew, and receiver sampling margin to determine leftover timing margin.
(12) Arria V GZ RX LVDS will need DPA. For Arria V GZ TX LVDS, the receiver side component must have DPA.
(13) Arria V GZ LVDS serialization and de-serialization factor needs to be x4 and above.
(14) Requires package skew compensation with PCB trace length.
(15) Do not mix single-ended I/O buffer within LVDS I/O bank.
(16) Chip-to-chip communication only with a maximum load of 5 pF.
Table 33. High-Speed I/O Specifications for Arria V GZ Devices (1), (2) (Part 3 of 3)
Symbol
Conditions
C3, I3L
C4, I4
Unit
Min
Typ
Max
Min
Typ
Max
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 5CGXFC7D7F31C8NES | IC CYCLONE V FPGA 150K 896-FBGA |
| 668-0003-C | IC CPU RABBIT2000 30MHZ 100PQFP |
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| 6PAIC3106IRGZRQ1 | IC AUDIO CODEC STEREO 48-QFN |
| 70001851 | DEVICE SERVER 1PORT SRL-ETHERNET |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 5AGXMB3G6F35C6N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Arria V GX 13688 LABs 544 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| 5AGXMB3G6F40C6N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Arria V GX 13688 LABs 704 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| 5AGXMB5G4F35C4N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Arria V GX 15849 LABs 544 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| 5AGXMB5G4F35C5G | 功能描述:1152-PIN FBGA 制造商:altera 系列:Arria V GX 零件狀態(tài):在售 LAB/CLB 數(shù):19811 邏輯元件/單元數(shù):420000 總 RAM 位數(shù):23625728 I/O 數(shù):544 電壓 - 電源:1.07 V ~ 1.13 V 工作溫度:0°C ~ 85°C（TJ） 標(biāo)準(zhǔn)包裝:24 |
| 5AGXMB5G4F35C5N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Arria V GX 15849 LABs 544 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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