參數(shù)資料
型號： 5AGXMB3G6F31C6NES
廠商： Altera
文件頁數(shù)： 117/124頁
文件大?。?/td> 0K
描述： IC ARRIA V FPGA 362K 896FBGA
標準包裝： 3
系列： Arria V GX
LAB/CLB數(shù)： 17110
邏輯元件/單元數(shù)： 362730
RAM 位總計： 2148352
輸入/輸出數(shù)： 384
電源電壓： 1.07 V ~ 1.13 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 896-BGA
供應商設備封裝： 896-FBGA（31x31）
其它名稱： 544-2735
Page 20
Switching Characteristics
Arria V GZ Device Datasheet
February 2014
Altera Corporation
Table 24 shows the approximate maximum data rate using the standard PCS.
xN (Native PHY IP)
8.0
Up to 13
channels
above
and
below
PLL
7.99
Up to 13
channels
above
and
below
PLL
3.125
Up to 13
channels
above
and
below
PLL
—
8.01 to
9.8304
Up to 7
channels
above
and
below
PLL
Notes to Table 23:
(1) Valid data rates below the maximum specified in this table depend on the reference clock frequency and the PLL counter settings. Check the
MegaWizard message during the PHY IP instantiation.
(2) ATX PLL is recommended at 8 Gbps and above data rates for improved jitter performance.
(3) Channel span is within a transceiver bank.
(4) Side-wide channel bonding is allowed up to the maximum supported by the PHY IP.
Table 23. Clock Network Maximum Data Rate Transmitter Specifications (1) (Part 2 of 2)
Clock Network
ATX PLL
CMU PLL (2)
fPLL
Non-
bonded
Mode
(Gbps)
Bonded
Mode
(Gbps)
Channel
Span
Non-
bonded
Mode
(Gbps)
Bonded
Mode
(Gbps)
Channel
Span
Non-
bonded
Mode
(Gbps)
Bonded
Mode
(Gbps)
Channel
Span
Table 24. Standard PCS Approximate Maximum Date Rate (Gbps) for Arria V GZ Devices (2)
Mode (1)
Transceiver
Speed Grade
PMA Width
20
16
10
8
PCS/Core Width
40
20
32
16
20
10
16
8
FIFO
2
C3, I3L
core speed grade
9.9
9
7.84
7.2
5.3
4.7
4.24
3.76
3
C4, I4
core speed grade
8.8
8.2
7.26.564.8
4.33.84
3.44
Register
2
C3, I3L
core speed grade
9.9
9
7.92
7.2
4.9
4.,5
3.92
3.6
3
C4, I4
core speed grade
8.8
8.2
7.04
6.56
4.4
4.1
3.52
3.28
Notes to Table 24:
(1) The Phase Compensation FIFO can be configured in FIFO mode or register mode. In the FIFO mode, the pointers are not fixed, and the latency
can vary. In the register mode the pointers are fixed for low latency.
(2) The maximum data rate is also constrained by the transceiver speed grade. Refer to Table 1 on page 1 for the transceiver speed grade.
相關PDF資料
PDF描述
5CGXFC7D7F31C8NES IC CYCLONE V FPGA 150K 896-FBGA
668-0003-C IC CPU RABBIT2000 30MHZ 100PQFP
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6PAIC3106IRGZRQ1 IC AUDIO CODEC STEREO 48-QFN
70001851 DEVICE SERVER 1PORT SRL-ETHERNET
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參數(shù)描述
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5AGXMB3G6F40C6N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Arria V GX 13688 LABs 704 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
5AGXMB5G4F35C4N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Arria V GX 15849 LABs 544 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
5AGXMB5G4F35C5G 功能描述:1152-PIN FBGA 制造商:altera 系列:Arria V GX 零件狀態(tài):在售 LAB/CLB 數(shù):19811 邏輯元件/單元數(shù):420000 總 RAM 位數(shù):23625728 I/O 數(shù):544 電壓 - 電源:1.07 V ~ 1.13 V 工作溫度:0°C ~ 85°C（TJ） 標準包裝:24
5AGXMB5G4F35C5N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Arria V GX 15849 LABs 544 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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