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參數(shù)資料
| 型號： | XCB56364PV100 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 24-Bit Audio Digital Signal Processor |
| 中文描述： | 8-BIT, 100 MHz, OTHER DSP, PQFP112 |
| 封裝： | QFP-112 |
| 文件頁數(shù)： | 48/162頁 |
| 文件大?。?/td> | 2405K |
| 代理商： | XCB56364PV100 |
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Specifications
External Memory Expansion Port (Port A)
2-28
DSP56364 Advance Information
MOTOROLA
Table 2-12 DRAM Page Mode Timings, Four Wait States
1, 2, 3
No.
Characteristics
Symbol
Expression
Min
Max
Unit
131
Page mode cycle time for two consecutive
accesses of the same direction.
Page mode cycle time for mixed (read and
write) accesses.
t
PC
2
×
T
C
1.25
×
T
C
50.0
45.0
—
—
ns
132
CAS assertion to data valid (read)
t
CAC
2.75
×
T
C
7.0
—
20.5
ns
133
Column address valid to data valid (read)
t
AA
3.75
×
T
C
7.0
—
30.5
ns
134
CAS deassertion to data not valid (read hold
time)
t
OFF
0.0
—
ns
135
Last CAS assertion to RAS deassertion
t
RSH
3.5
×
T
C
4.0
31.0
—
ns
136
Previous CAS deassertion to RAS deasser-
tion
t
RHCP
6
×
T
C
4.0
56.0
—
ns
137
CAS assertion pulse width
t
CAS
2.5
×
T
C
4.0
21.0
—
ns
138
Last CAS deassertion to RAS assertion
5
BRW[1:0] = 00
BRW[1:0] = 01
BRW[1:0] = 10
BRW[1:0] = 11
t
CRP
2.75
×
T
C
6.0
4.25
×
T
C
6.0
5.25
×
T
C
6.0
7.25
×
T
C
6.0
—
—
46.5
66.5
—
—
—
—
ns
139
CAS deassertion pulse width
t
CP
2
×
T
C
4.0
16.0
—
ns
140
Column address valid to CAS assertion
t
ASC
T
C
4.0
6.0
—
ns
141
CAS assertion to column address not valid
t
CAH
3.5
×
T
C
4.0
31.0
—
ns
142
Last column address valid to RAS deassertion
t
RAL
5
×
T
C
4.0
46.0
—
ns
143
WR deassertion to CAS assertion
t
RCS
1.25
×
T
C
4.0
8.5
—
ns
144
CAS deassertion to WR assertion
t
RCH
1.25
×
T
C
4.0
8.5
—
ns
145
CAS assertion to WR deassertion
t
WCH
3.25
×
T
C
4.2
28.3
—
ns
146
WR assertion pulse width
t
WP
4.5
×
T
C
4.5
40.5
—
ns
147
Last WR assertion to RAS deassertion
t
RWL
4.75
×
T
C
4.3
43.2
—
ns
148
WR assertion to CAS deassertion
t
CWL
3.75
×
T
C
4.3
33.2
—
ns
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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