參數(shù)資料
型號： XC3S50A-4VQ100I
廠商： Xilinx Inc
文件頁數(shù)： 92/132頁
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描述： IC FPGA SPARTAN 3 100VQFP
標(biāo)準(zhǔn)包裝： 90
系列： Spartan®-3A
LAB/CLB數(shù)： 176
邏輯元件/單元數(shù)： 1584
RAM 位總計： 55296
輸入/輸出數(shù)： 68
門數(shù)： 50000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 100-TQFP
供應(yīng)商設(shè)備封裝： 100-VQFP（14x14）
DC and Switching Characteristics
62
DS529-3 (v2.0) August 19, 2010
Table 55: Configuration Timing Requirements for Attached Parallel NOR BPI Flash
Symbol
Description
Requirement
Units
TCE
(tELQV)
Parallel NOR Flash PROM chip-select time
ns
TOE
(tGLQV)
Parallel NOR Flash PROM output-enable time
ns
TACC
(tAVQV)
Parallel NOR Flash PROM read access time
ns
TBYTE
(tFLQV, tFHQV)
For x8/x16 PROMs only: BYTE# to output valid time(3)
ns
Notes:
1.
These requirements are for successful FPGA configuration in BPI mode, where the FPGA generates the CCLK signal. The
post-configuration timing can be different to support the specific needs of the application loaded into the FPGA.
2.
Subtract additional printed circuit board routing delay as required by the application.
3.
The initial BYTE# timing can be extended using an external, appropriately sized pull-down resistor on the FPGA’s LDC2 pin. The resistor
value also depends on whether the FPGA’s PUDC_B pin is High or Low.
T
CE
T
INITADDR
≤
T
OE
T
INITAD DR
≤
T
ACC
50%T
CCLKn min
()
T
CCO
T
DC C
PCB
–
≤
T
BYTE
T
INITAD DR
≤
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PDF描述
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