參數(shù)資料
型號(hào)： XC3S50A-4VQ100I
廠商： Xilinx Inc
文件頁數(shù)： 74/132頁
文件大?。?/td> 0K
描述： IC FPGA SPARTAN 3 100VQFP
標(biāo)準(zhǔn)包裝： 90
系列： Spartan®-3A
LAB/CLB數(shù)： 176
邏輯元件/單元數(shù)： 1584
RAM 位總計(jì)： 55296
輸入/輸出數(shù)： 68
門數(shù)： 50000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 100-TQFP
供應(yīng)商設(shè)備封裝： 100-VQFP（14x14）
DC and Switching Characteristics
46
DS529-3 (v2.0) August 19, 2010
Block RAM Timing
Table 35: Block RAM Timing
Symbol
Description
Speed Grade
Units
-5
-4
MinMax
Clock-to-Output Times
TRCKO
When reading from block RAM, the delay from the active
transition at the CLK input to data appearing at the DOUT
output
–2.06
–2.49
ns
Setup Times
TRCCK_ADDR Setup time for the ADDR inputs before the active transition at
the CLK input of the block RAM
0.32
–0.36
–ns
TRDCK_DIB
Setup time for data at the DIN inputs before the active
transition at the CLK input of the block RAM
0.28
–0.31
–ns
TRCCK_ENB
Setup time for the EN input before the active transition at the
CLK input of the block RAM
0.69
–0.77
–ns
TRCCK_WEB
Setup time for the WE input before the active transition at the
CLK input of the block RAM
1.12
–1.26
–ns
Hold Times
TRCKC_ADDR Hold time on the ADDR inputs after the active transition at the
CLK input
0
–0
–ns
TRCKD_DIB
Hold time on the DIN inputs after the active transition at the
CLK input
0
–0
–ns
TRCKC_ENB
Hold time on the EN input after the active transition at the CLK
input
0
–0
–ns
TRCKC_WEB
Hold time on the WE input after the active transition at the CLK
input
0
–0
–ns
Clock Timing
TBPWH
High pulse width of the CLK signal
1.56
–1.79
–ns
TBPWL
Low pulse width of the CLK signal
1.56
–1.79
–ns
Clock Frequency
FBRAM
Block RAM clock frequency
0
320
0
280
MHz
Notes:
1.
The numbers in this table are based on the operating conditions set forth in Table 8.
相關(guān)PDF資料
PDF描述
HMC40DRAH CONN EDGECARD 80POS R/A .100 SLD
RSC60DRYN-S734 CONN EDGECARD 120PS DIP .100 SLD
RMC60DRYN-S734 CONN EDGECARD 120PS DIP .100 SLD
RSC60DRYH-S734 CONN EDGECARD 120PS DIP .100 SLD
RMC60DRYH-S734 CONN EDGECARD 120PS DIP .100 SLD
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
XC3S50A-4VQG100C 功能描述:IC FPGA SPARTAN-3A 50K 100-VQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:Spartan®-3A 標(biāo)準(zhǔn)包裝:60 系列:XP LAB/CLB數(shù):- 邏輯元件/單元數(shù):10000 RAM 位總計(jì):221184 輸入/輸出數(shù):244 門數(shù):- 電源電壓:1.71 V ~ 3.465 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:388-BBGA 供應(yīng)商設(shè)備封裝:388-FPBGA（23x23） 其它名稱:220-1241
XC3S50A-4VQG100I 功能描述:IC FPGA SPARTAN-3A 50K 100-VQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:Spartan®-3A 標(biāo)準(zhǔn)包裝:60 系列:XP LAB/CLB數(shù):- 邏輯元件/單元數(shù):10000 RAM 位總計(jì):221184 輸入/輸出數(shù):244 門數(shù):- 電源電壓:1.71 V ~ 3.465 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:388-BBGA 供應(yīng)商設(shè)備封裝:388-FPBGA（23x23） 其它名稱:220-1241
XC3S50A-5FT256C 功能描述:IC SPARTAN-3A FPGA 50K 256FTBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:Spartan®-3A 標(biāo)準(zhǔn)包裝:40 系列:Spartan® 6 LX LAB/CLB數(shù):3411 邏輯元件/單元數(shù):43661 RAM 位總計(jì):2138112 輸入/輸出數(shù):358 門數(shù):- 電源電壓:1.14 V ~ 1.26 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:676-BGA 供應(yīng)商設(shè)備封裝:676-FBGA（27x27）
XC3S50A-5FTG256C 功能描述:IC SPARTAN-3A FPGA 50K 256FTBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:Spartan®-3A 標(biāo)準(zhǔn)包裝:24 系列:ECP2 LAB/CLB數(shù):1500 邏輯元件/單元數(shù):12000 RAM 位總計(jì):226304 輸入/輸出數(shù):131 門數(shù):- 電源電壓:1.14 V ~ 1.26 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:208-BFQFP 供應(yīng)商設(shè)備封裝:208-PQFP（28x28）
XC3S50A-5TQ144C 功能描述:IC SPARTAN-3A FPGA 50K 144-TQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:Spartan®-3A 標(biāo)準(zhǔn)包裝:40 系列:Spartan® 6 LX LAB/CLB數(shù):3411 邏輯元件/單元數(shù):43661 RAM 位總計(jì):2138112 輸入/輸出數(shù):358 門數(shù):- 電源電壓:1.14 V ~ 1.26 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:676-BGA 供應(yīng)商設(shè)備封裝:676-FBGA（27x27）
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。

采購需求

(若只采購一條型號(hào)，填寫一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

*型號(hào) *數(shù)量 廠商 批號(hào) 封裝
添加更多采購

我的聯(lián)系方式

*
*
*