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參數(shù)資料
| 型號： | XC3S50A-4VQ100I |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 81/132頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA SPARTAN 3 100VQFP |
| 標準包裝： | 90 |
| 系列： | Spartan®-3A |
| LAB/CLB數(shù)： | 176 |
| 邏輯元件/單元數(shù)： | 1584 |
| RAM 位總計： | 55296 |
| 輸入/輸出數(shù)： | 68 |
| 門數(shù)： | 50000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 100-TQFP |
| 供應(yīng)商設(shè)備封裝： | 100-VQFP（14x14） |
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DC and Switching Characteristics
52
DS529-3 (v2.0) August 19, 2010
Miscellaneous DCM Timing
DNA Port Timing
Table 42: Miscellaneous DCM Timing
Symbol
Description
Min
Max
Units
DCM_RST_PW_MIN
Minimum duration of a RST pulse width
3
–
CLKIN
cycles
DCM_RST_PW_MAX(2)
Maximum duration of a RST pulse width
N/A
seconds
N/A
seconds
DCM_CONFIG_LAG_TIME(3)
Maximum duration from VCCINT applied to FPGA configuration
successfully completed (DONE pin goes High) and clocks
applied to DCM DLL
N/A
minutes
N/A
minutes
Notes:
1.
This limit only applies to applications that use the DCM DLL outputs (CLK0, CLK90, CLK180, CLK270, CLK2X, CLK2X180, and CLKDV).
The DCM DFS outputs (CLKFX, CLKFX180) are unaffected.
2.
This specification is equivalent to the Virtex-4 DCM_RESET specification. This specification does not apply for Spartan-3A FPGAs.
3.
This specification is equivalent to the Virtex-4 TCONFIG specification. This specification does not apply for Spartan-3A FPGAs.
Table 43: DNA_PORT Interface Timing
Symbol
Description
Min
Max
Units
TDNASSU
Setup time on SHIFT before the rising edge of CLK
1.0
–ns
TDNASH
Hold time on SHIFT after the rising edge of CLK
0.5
–ns
TDNADSU
Setup time on DIN before the rising edge of CLK
1.0
–ns
TDNADH
Hold time on DIN after the rising edge of CLK
0.5
–ns
TDNARSU
Setup time on READ before the rising edge of CLK
5.0
10,000
ns
TDNARH
Hold time on READ after the rising edge of CLK
0
–ns
TDNADCKO
Clock-to-output delay on DOUT after rising edge of CLK
0.5
1.5
ns
TDNACLKF
CLK frequency
0
100
MHz
TDNACLKH
CLK High time
1.0
∞
ns
TDNACLKL
CLK Low time
1.0
∞
ns
Notes:
1.
The minimum READ pulse width is 5 ns, the maximum READ pulse width is 10 s.
2.
The numbers in this table are based on the operating conditions set forth in Table 8.
相關(guān)PDF資料 |
PDF描述 |
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| RSC60DRYH-S734 | CONN EDGECARD 120PS DIP .100 SLD |
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