參數(shù)資料
型號： XC3S50A-4VQ100I
廠商： Xilinx Inc
文件頁數(shù)： 62/132頁
文件大小： 0K
描述： IC FPGA SPARTAN 3 100VQFP
標準包裝： 90
系列： Spartan®-3A
LAB/CLB數(shù)： 176
邏輯元件/單元數(shù)： 1584
RAM 位總計： 55296
輸入/輸出數(shù)： 68
門數(shù)： 50000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 100-TQFP
供應商設備封裝： 100-VQFP（14x14）
DC and Switching Characteristics
DS529-3 (v2.0) August 19, 2010
35
Differential Standards
LVDS_25
1.16
ns
LVDS_33
0.46
ns
BLVDS_25
0.11
ns
MINI_LVDS_25
0.75
ns
MINI_LVDS_33
0.40
ns
LVPECL_25
Input Only
LVPECL_33
RSDS_25
1.42
ns
RSDS_33
0.58
ns
TMDS_33
0.46
ns
PPDS_25
1.07
ns
PPDS_33
0.63
ns
DIFF_HSTL_I_18
0.43
ns
DIFF_HSTL_II_18
0.41
ns
DIFF_HSTL_III_18
0.36
ns
DIFF_HSTL_I
1.01
ns
DIFF_HSTL_III
0.54
ns
DIFF_SSTL18_I
0.49
ns
DIFF_SSTL18_II
0.41
ns
DIFF_SSTL2_I
0.82
ns
DIFF_SSTL2_II
0.09
ns
DIFF_SSTL3_I
1.16
ns
DIFF_SSTL3_II
0.28
ns
Notes:
1.
The numbers in this table are tested using the methodology
presented in Table 27 and are based on the operating conditions
set forth in Table 8, Table 11, and Table 13.
2.
These adjustments are used to convert output- and
three-state-path times originally specified for the LVCMOS25
standard with 12 mA drive and Fast slew rate to times that
correspond to other signal standards. Do not adjust times that
measure when outputs go into a high-impedance state.
3.
Note that 16 mA drive is faster than 24 mA drive for the Slow
slew rate.
Table 26: Output Timing Adjustments for IOB(Continued)
Convert Output Time from
LVCMOS25 with 12mA Drive and
Fast Slew Rate to the Following
Signal Standard (IOSTANDARD)
Add the
Adjustment
Below
Units
Speed Grade
-5
-4
相關PDF資料
PDF描述
HMC40DRAH CONN EDGECARD 80POS R/A .100 SLD
RSC60DRYN-S734 CONN EDGECARD 120PS DIP .100 SLD
RMC60DRYN-S734 CONN EDGECARD 120PS DIP .100 SLD
RSC60DRYH-S734 CONN EDGECARD 120PS DIP .100 SLD
RMC60DRYH-S734 CONN EDGECARD 120PS DIP .100 SLD
相關代理商/技術參數(shù)
參數(shù)描述
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