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參數(shù)資料
| 型號： | UPD703111GM-15-UEU |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 150 MHz, RISC MICROCONTROLLER, PQFP176 |
| 封裝： | 24 X 24 MM, FINE PITCH, PLASTIC, LQFP-176 |
| 文件頁數(shù)： | 80/238頁 |
| 文件大?。?/td> | 6598K |
| 代理商： | UPD703111GM-15-UEU |
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CHAPTER 4 BUS CONTROL FUNCTION
170
Preliminary User’s Manual U16031EJ2V1UD
4.10.3 Cautions
(1) Disable all interrupts from when reset is cleared until when program codes are completely transferred to the
internal instruction RAM. It is not necessary to disable maskable interrupts because they are masked by
default. Because the software exception and exception trap cannot be masked, do not execute the TRAP
and DBTRAP instructions until transfer of program codes to the internal instruction RAM is completed.
(2) After reset has been cleared, the NMI input is masked by hardware. The NMI is unmasked as soon as the
IRAMM0 bit of the IRAMM register has been cleared to 0.
(3) To write data to instruction RAM bank 0 of the internal instruction RAM, set the NP bit of the PSW to 1 to
disable the NMI and maskable interrupts and suppress occurrence of the software exception and exception
trap. Clear the NP bit by setting the IRAMM0 bit of the IRAMM register to 1 and confirming that the read
mode is set, after the program has been rewritten.
(4) NMI or maskable interrupt requests that have been generated while the NP bit of the PSW is set to 1 are held
pending. An NMI request is acknowledged immediately after the NP bit has been cleared to 0. A maskable
interrupt is acknowledged immediately after the NP bit has been cleared to 0, if the interrupt request is not
cleared (by clearing the xxIFn bit of the interrupt control register (xxICn) to 0), if interrupts are not disabled (DI
status), and if the xxMKn bit of the interrupt control register is not set to 1 before the NP bit is cleared to 0.
However, only one interrupt request, NMI request or a maskable interrupt request, can be held pending per
interrupt source. Even if the same interrupt request is generated more than once, only the first interrupt
request is acknowledged (xx: Peripheral unit identification name (see Table 7-2), n: Peripheral unit number
(see Table 7-2)).
(5) When the internal instruction RAM is accessed (in the write mode), the address bus and data bus output
data. The external bus control signals other than UUWR, ULWR, LUWR, LLWR, and WR become active. If
output of the IOWR signal is enabled by setting the IOEN bit of the bus cycle period control register (BCP) to
1, the IOWR signal becomes active.
相關PDF資料 |
PDF描述 |
|---|---|
| UPD70F3271YGF-JBT-A | 32-BIT, FLASH, 32 MHz, MICROCONTROLLER, PQFP100 |
| UPD70F3261YGF-JBT-A | 32-BIT, FLASH, 32 MHz, MICROCONTROLLER, PQFP100 |
| UPD780031AYCW(A)-XXX | 8-BIT, MROM, 8.38 MHz, MICROCONTROLLER, PDIP64 |
| UPD780123GB(A1)-XXX-8ET | 8-BIT, MROM, 10 MHz, MICROCONTROLLER, PQFP52 |
| UPD780146GC-XXX-8BT | 8-BIT, MROM, 10 MHz, MICROCONTROLLER, PQFP80 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| UPD703114 | 制造商:NEC 制造商全稱:NEC 功能描述:32-Bit Single-Chip Microcontrollers |
| UPD703114A | 制造商:NEC 制造商全稱:NEC 功能描述:32-Bit Single-Chip Microcontrollers |
| UPD703114GCA-XXX-8EU | 制造商:NEC 制造商全稱:NEC 功能描述:32-Bit Single-Chip Microcontrollers |
| UPD703114GCA-XXX-8EU-A | 制造商:NEC 制造商全稱:NEC 功能描述:32-Bit Single-Chip Microcontrollers |
| UPD703114GC-XXX-8EU | 制造商:NEC 制造商全稱:NEC 功能描述:32-Bit Single-Chip Microcontrollers |
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