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參數(shù)資料
| 型號： | UPD703111GM-15-UEU |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 150 MHz, RISC MICROCONTROLLER, PQFP176 |
| 封裝： | 24 X 24 MM, FINE PITCH, PLASTIC, LQFP-176 |
| 文件頁數(shù)： | 188/238頁 |
| 文件大?。?/td> | 6598K |
| 代理商： | UPD703111GM-15-UEU |
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CHAPTER 2 PIN FUNCTIONS
53
Preliminary User’s Manual U16031EJ2V1UD
(6) PCM0 to PCM5 (Port CM) 3-state I/O
PCM0 to PCM5 function as a 6-bit I/O port that can be set to input or output in 1-bit units.
Besides functioning as a port, in the control mode, these pins operate as wait insertion signal input, bus hold
control signal, refresh request signal output for SDRAM, self-refresh request signal input, and A/D converter
external trigger input.
The operation mode can be set to port or control in 1-bit units, specified by the port CM mode control register
(PMCCM).
(a) Port mode
PCM0 to PCM5 can be set to input or output in 1-bit units using the port CM mode register (PMCM).
(b) Control mode
PCM0 to PCM5 can be set to port/control mode in 1-bit units using the PMCCM register.
(i)
WAIT (Wait) input
This is the control signal input pin at which a data wait is inserted in the bus cycle. The WAIT signal
can be input asynchronously to the BUSCLK signal. When the BUSCLK signal falls, sampling is
executed. When the set/hold time is not terminated within the sampling timing, wait insertion may
not be executed.
(ii) HLDAK (Hold acknowledge) output
This is the acknowledge signal output pin that indicates the high impedance status for the address
bus, data bus, and control bus when the V850E/ME2 receives a bus hold request.
While this signal is active, the impedance of the address bus, data bus, and control bus becomes
high and the bus mastership is transferred to the external bus master.
(iii) HLDRQ (Hold request) input
This is the input pin through which an external device requests the V850E/ME2 to release the
address bus, data bus, and control bus. The HLDRQ signal can be input asynchronously to the
BUSCLK signal. When this pin is active, the address bus, data bus, and control bus are set to the
high impedance status. This occurs either when the V850E/ME2 completes execution of the current
bus cycle or immediately if no bus cycle is being executed, then the HLDAK signal is set as active
and the bus is released.
In order to make the bus hold state secure, keep the HLDRQ signal active until the HLDAK signal is
output.
(iv) REFRQ (Refresh request) output
This is the refresh request signal output pin for SDRAM.
In cases when the address is decoded by an external circuit to increase the connected SDRAM, or in
cases when external SIMM’s are connected, this signal is used for RAS control during the refresh
cycle.
This signal becomes active during the refresh cycle. Also, during bus hold, it becomes active when a
refresh request is generated and informs the external bus master that a refresh request was
generated.
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PDF描述 |
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