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參數(shù)資料
| 型號： | UPD703111GM-15-UEU |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 150 MHz, RISC MICROCONTROLLER, PQFP176 |
| 封裝： | 24 X 24 MM, FINE PITCH, PLASTIC, LQFP-176 |
| 文件頁數(shù)： | 150/238頁 |
| 文件大?。?/td> | 6598K |
| 代理商： | UPD703111GM-15-UEU |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁當前第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁
CHAPTER 5 MEMORY ACCESS CONTROL FUNCTION
233
Preliminary User’s Manual U16031EJ2V1UD
Figure 5-11. SDRAM Access Timing (7/9)
(f) When read (without speculative read, 16-bit bus width word access, bank change, BCW = 2, latency = 2)
TREAD
TLATE
TACT
TBCW
TACT
TBCW
TREAD
TLATE
T0
Note 1
TREAD
ACT(Bnk.A)
RD
BUSCLK (output)
A1 to A10 (output)
CSn (output)
SDRAS (output)
BCYST (output)
WE (output)
SDCAS (output)
A11 (output)
Bank address
(output)
Note 2 (output)
RD
TREAD
ACT(Bnk.B)
RD
PRE(Bnk.A)
T0
Note 1
T0
Note 1
D0 to D15 (input)
Bank change
Row
Col.
Row
Address
Bnk.A
Address
Col.
Address
Col.
Address
Col.
Address
Row
Bnk.B
Address
Undefined
Bnk.A
Undefined
BCW
Latency = 2
Data
Latency = 2
Command
Note 4 (output)
Note 3 (output)
Notes 1.
State (T0) inserted between bus cycles
2.
Addresses other than the bank address, A12, and A2 to A11.
3.
When xxWR output mode/xxDQM output mode is set (PFCCTm bit of PFCCT register = 0)
4.
When xxBE output mode/xxDQM output mode is set (PFCCTm bit of PFCCT register = 1)
Remarks 1. The broken lines indicate the high-impedance state.
2. n = 1, 3, 4, 6
m = 0 to 3
xx = UU, UL, LU, LL
3. Bnk.: Bank address
Col.: Column address
Row: Row address
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PDF描述 |
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