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參數(shù)資料
| 型號(hào)： | UPD703111GM-15-UEU |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 150 MHz, RISC MICROCONTROLLER, PQFP176 |
| 封裝： | 24 X 24 MM, FINE PITCH, PLASTIC, LQFP-176 |
| 文件頁數(shù)： | 205/238頁 |
| 文件大?。?/td> | 6598K |
| 代理商： | UPD703111GM-15-UEU |
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CHAPTER 3 CPU FUNCTION
69
Preliminary User’s Manual U16031EJ2V1UD
3.2
CPU Register Set
The registers of the V850E/ME2 can be classified into two categories: a general-purpose program register set and
a dedicated system register set. All the registers have a 32-bit width.
For details, refer to V850E1 Architecture User’s Manual.
Figure 3-1. CPU Register Set
(1) Program register set
(2) System register set
r0
(Zero register)
r1
(Assembler-reserved register)
r2
r3
(Stack pointer (SP))
r4
(Global pointer (GP))
r5
(Text pointer (TP))
r6
r7
r8
r9
r10
r11
r12
r13
r14
r15
r16
r17
r18
r19
r20
r21
r22
r23
r24
r25
r26
r27
r28
r29
r30 (Element pointer (EP))
r31 (Link pointer (LP))
31
0
PC
(Program counter)
31
0
EIPC (Status saving register during interrupt)
EIPSW (Status saving register during interrupt)
FEPC (Status saving register during NMI)
FEPSW (Status saving register during NMI)
ECR (Interrupt source register)
PSW (Program status word)
CTPC (Status saving register during CALLT execution)
CTPSW (Status saving register during CALLT execution)
DBPC (Status saving register during exception/debug trap)
DBPSW (Status saving register during exception/debug trap)
CTBP (CALLT base pointer)
DIR (Debug interface register)
BPC0 (Breakpoint control register 0)
BPC1 (Breakpoint control register 1)
ASID (Program ID register)
BPAV0 (Breakpoint address setting register 0)
BPAV1 (Breakpoint address setting register 1)
BPAM0 (Breakpoint address mask register 0)
BPAM1 (Breakpoint address mask register 1)
BPDV0 (Breakpoint data setting register 0)
BPDV1 (Breakpoint data setting register 1)
BPDM0 (Breakpoint data mask register 0)
BPDM1 (Breakpoint data mask register 1)
31
0
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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