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參數(shù)資料
| 型號(hào)： | UPD703111GM-15-UEU |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 150 MHz, RISC MICROCONTROLLER, PQFP176 |
| 封裝： | 24 X 24 MM, FINE PITCH, PLASTIC, LQFP-176 |
| 文件頁數(shù)： | 191/238頁 |
| 文件大?。?/td> | 6598K |
| 代理商： | UPD703111GM-15-UEU |
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CHAPTER 2 PIN FUNCTIONS
56
Preliminary User’s Manual U16031EJ2V1UD
(vii) ULBE (Upper lower byte enable) 3-state output
This is a signal output pin that enables the second byte (D16 to D23) of the external data bus.
(viii) UUBE (Upper upper byte enable) 3-state output
This is a signal output pin that enables the highest byte (D24 to D31) of the external data bus.
(ix) LLDQM (Lower lower DQ mask enable) 3-state output
This is a control signal output pin for the data bus to SDRAM. For the data bus, the lowest byte (D0
to D7) is valid. This signal carries out SDRAM output disable control during a read operation, and
SDRAM byte mask control during a write operation.
(x)
LUDQM (Lower upper DQ mask enable) 3-state output
This is a control signal output pin for the data bus to SDRAM. For the data bus, the third byte (D8 to
D15) is valid. This signal carries out SDRAM output disable control during a read operation, and
SDRAM byte mask control during a write operation.
(xi) ULDQM (Upper lower DQ mask enable) 3-state output
This is a control signal output pin for the data bus to SDRAM. For the data bus, the second byte
(D16 to D23) is valid. This signal carries out SDRAM output disable control during a read operation,
and SDRAM byte mask control during a write operation.
(xii) UUDQM (Upper upper DQ mask enable) 3-state output
This is a control signal output pin for the data bus to SDRAM. For the data bus, the highest byte
(D24 to D31) is valid. This signal carries out SDRAM output disable control during a read operation,
and SDRAM byte mask control during a write operation.
(xiii) RD (Read strobe) 3-state output
This is a strobe signal output pin that shows the bus cycle currently being executed is a read cycle
for the SRAM, external ROM, external peripheral I/O, or page ROM area. In the idle state (TI), it
becomes inactive.
(xiv) WR (Write strobe) 3-state output
This is a strobe signal output pin that shows the bus cycle currently being executed is a write cycle
for the SRAM, external ROM, or external peripheral I/O area.
It becomes active at the falling edge of the BUSCLK signal in the T1 state and becomes inactive at
the falling edge of the BUSCLK signal in the T2 state.
(xv) WE (Write enable) 3-state output
This is a enable signal output pin that shows the bus cycle currently being executed is a write cycle
for the SDRAM area. In the idle state (TI), it becomes inactive.
(xvi) BCYST (Bus cycle start timing) 3-state output
This is a status signal output pin that shows the start of the bus cycle. It becomes active for 1-clock
cycle from the start of each cycle. In the idle state (TI), it becomes inactive.
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PDF描述 |
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