參數(shù)資料
型號(hào)： TMP89FH42UG
元件分類： 微控制器/微處理器
英文描述： 8-BIT, FLASH, 10 MHz, MICROCONTROLLER, PQFP44
封裝： 10 X 10 MM, 0.80 MM PITCH, LEAD FREE, PLASTIC, LQFP-44
文件頁(yè)數(shù)： 311/317頁(yè)
文件大?。?/td> 6434K
代理商： TMP89FH42UG
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When WDCTR<WDTW> is “00”
8-bit up counter value
When WDCTR<WDTW> is “01”
When WDCTR<WDTW> is “10”
When WDCTR<WDTW> is “11”
0x40
0x7F 0x80
0xBF 0xC0
0xFF 0x00
0xFF 0x00 0x01
0x3F
Clear time
Outside the clear time
Clear time
Outside the clear time
Clear time
Outside the
clear time
Figure 5-3 WDCTR<WDTW> and the 8-bit up Counter Clear Time
5.3.3
Setting the overflow time of the 8-bit up counter
WDCTR<WDTT> sets the overflow time of the 8-bit up counter.
When the 8-bit up counter overflows, a watchdog timer reset request signal or a watchdog timer interrupt
request signal occurs, depending on the WDCTR<WDTOUT> setting.
If the watchdog timer interrupt request signal is selected as the malfunction detection signal, the watchdog
counter continues counting, even after the overflow has occurred.
The watchdog timer temporarily stops counting up in the STOP mode (including warm-up) or in the IDLE/
SLEEP mode, and restarts counting up after the STOP/IDLE/SLEEP mode is released. To prevent the 8-bit up
counter from overflowing immediately after the STOP/IDLE/SLEEP mode is released, it is recommended to
clear the 8-bit up counter before the operation mode is changed.
Table 5-1 Watchdog Timer Overflow Time (fcgck=10.0 MHz; fs=32.768 kHz)
WDTT
Watchdog timer overflow time [s]
NORMAL mode
SLOW
mode
DV9CK = 0
DV9CK = 1
00
26.21 m
62.50 m
01
104.86 m
250.00 m
10
419.43 m
1.000
11
1.678
4.000
Note:The 8-bit up counter source clock operates out of synchronization with WDCTR<WDTEN>. Therefore,
the first overflow time of the 8-bit up counter after WDCTR<WDTEN> is set to "1" may get shorter by a
maximum of 1 source clock. The 8-bit up counter must be cleared within a period of the overflow time
minus 1 source clock cycle.
5.3.4
Setting an overflow detection signal of the 8-bit up counter
WDCTR<WDTOUT> selects a signal to be generated when the overflow of the 8-bit up counter is detected.
1. When the watchdog timer interrupt request signal is selected (when WDCTR<WDTOUT> is "0")
Releasing WDCTR<WDTOUT> to "0" causes a watchdog timer interrupt request signal to occur
when the 8-bit up counter overflows.
A watchdog timer interrupt is a non-maskable interrupt, and its request is always accepted, regardless
of the interrupt master enable flag (IMF) setting.
Note:
When a watchdog timer interrupt is generated while another interrupt, including a watchdog timer interrupt, is
already accepted, the new watchdog timer interrupt is processed immediately and the preceding interrupt is put
on hold. Therefore, if watchdog timer interrupts are generated continuously without execution of the RETN in-
struction, too many levels of nesting may cause a malfunction of the microcontroller.
TMP89FH42
Page 77
RA000
相關(guān)PDF資料
PDF描述
TMP91FW60FG MICROCONTROLLER, PQFP100
TMPG06-24A-4 400 W, UNIDIRECTIONAL, SILICON, TVS DIODE
TMPG06-8.2A-23 400 W, UNIDIRECTIONAL, SILICON, TVS DIODE
TMPZ5250LR 20 V, SILICON, UNIDIRECTIONAL VOLTAGE REGULATOR DIODE, TO-236AB
TMPZ5233R 6 V, SILICON, UNIDIRECTIONAL VOLTAGE REGULATOR DIODE, TO-236AA
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