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參數(shù)資料
| 型號： | TMP89FH42UG |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 10 MHz, MICROCONTROLLER, PQFP44 |
| 封裝： | 10 X 10 MM, 0.80 MM PITCH, LEAD FREE, PLASTIC, LQFP-44 |
| 文件頁數(shù)： | 253/317頁 |
| 文件大?。?/td> | 6434K |
| 代理商： | TMP89FH42UG |
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2.3.5.1
Single-clock mode
Only the gear clock (fcgck) is used for the operation in the single-clock mode.
The main system clock (fm) is generated from the gear clock (fcgck). Therefore, the machine cycle time
is 1/fcgck [s].
The gear clock (fcgck) is generated from the high-frequency clock (fc).
In the single-clock mode, the low-frequency clock generation circuit pins P03 (XTIN) and P04 (XTOUT)
can be used as the I/O ports.
(1)
NORMAL1 mode
In this mode, the CPU core and the peripheral circuits operate using the gear clock (fcgck).
The NORMAL1 mode becomes active after reset release.
(2)
IDLE1 mode
In this mode, the CPU and the watchdog timer stop and the peripheral circuits operate using the gear
clock (fcgck).
The IDLE1 mode is activated by setting SYSCR2<IDLE> to "1" in the NORMAL1 mode.
When the IDLE1 mode is activated, the CPU and the watchdog timer stop.
When the interrupt latch enabled by the interrupt enable register EFR becomes "1", the IDLE1 mode
is released to the NORMAL1 mode.
When the IMF (interrupt master enable flag) is "1" (interrupts enabled), the operation returns normal
after the interrupt processing is completed.
When the IMF is "0" (interrupts disabled), the operation is restarted by the instruction that follows
the IDLE1 mode activation instruction.
(3)
IDLE0 mode
In this mode, the CPU and the peripheral circuits stop, except the oscillation circuits and the time
base timer.
In the IDLE0 mode, the peripheral circuits stop in the states when the IDLE0 mode is activated or
become the same as the states when a reset is released. For operations of the peripheral circuits in the
IDLE0 mode, refer to the section of each peripheral circuit.
The IDLE0 mode is activated by setting SYSCR2<TGHALT> to "1" in the NORMAL1 mode.
When the IDLE0 mode is activated, the CPU stops and the timing generator stops the clock supply
to the peripheral circuits except the time base timer.
When the falling edge of the source clock selected at TBTCR<TBTCK> is detected, the IDLE0 mode
is released, the timing generator starts the clock supply to all the peripheral circuits and the NORMAL1
mode is restored.
Note that the IDLE0 mode is activated and restarted, regardless of the setting of TBTCR<TBTEN>.
When the IDLE0 mode is activated with TBTCR<TBTEN> set at "1", the INTTBT interrupt latch is
set after the NORMAL mode is restored.
When the IMF is "1" and the EF5 (the individual interrupt enable flag for the time base timer) is "1",
the operation returns normal after the interrupt processing is completed.
TMP89FH42
2. CPU Core
2.3 System clock controller
Page 24
RA004
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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