參數(shù)資料
型號： SYM53C876
廠商： LSI Corporation
英文描述： PCI-Dual Channel SCSI Multi-Function Controller(PCI 雙通道SCSI多功能控制器)
中文描述： 的PCI -雙通道SCSI多功能控制器（雙通道的PCI的SCSI多功能控制器）
文件頁數(shù)： 46/285頁
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代理商： SYM53C876
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2-12
SYM53C876/876E Data Manual
Functional Description
SCSI Functional Description
Table 2-2: Bits Used for Parity Control and Generation
BIt Name
Location
Description
Assert SATN/ on
Parity Errors
Enable Parity
Checking
Assert Even SCSI
Parity
Disable Halt on
SATN/ or a Parity
Error (Target Mode
Only)
Enable Parity Error
Interrupt
Parity Error
SCNTL0, Bit 1
Causes the
53C876
to automatically assert SATN/ when it
detects a SCSI parity error while operating as an initiator.
Enables the
53C876
to check for parity errors. The
53C876
checks for odd parity.
Determines the SCSI parity sense generated by the
53C876
to the SCSI bus.
Causes the
53C876
not to halt operations when a parity error
is detected in target mode.
SCNTL0, Bit 3
SCNTL1, Bit 2
SCNTL1, Bit 5
SIEN0, Bit 0
Determines whether the
53C876
generates an interrupt when
it detects a SCSI parity error.
This status bit is set whenever the
53C876
detects a parity
error on the SCSI bus.
This status bit represents the active high current state of the
SCSI SDP0 parity signal.
This bit represents the active high current state of the SCSI
SDP1 parity signal.
These bits reflect the SCSI odd parity signal corresponding to
the data latched into the SIDL register
Enables parity checking during PCI master data phases.
SIST0, Bit 0
Status of SCSI
Parity Signal
SCSI SDP1 Signal
SSTAT0, Bit 0
SSTAT2, Bit 0
Latched SCSI Parity
SSTAT 2, Bit 3 and
SSTAT1, Bit 3
CTEST4, Bit 3
Master Parity Error
Enable
Master Data Parity
Error
Master Data Parity
Error Interrupt
Enable
DSTAT, Bit 6
Set when the
53C876,
as a PCI master, detects a target
device signaling a parity error during a data phase.
By clearing this bit, a Master Data Parity Error does not cause
assertion of INTA/ (or INTB/), but the status bit is set in the
DSTAT register.
DIEN, Bit 6
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