參數(shù)資料
型號(hào)： SYM53C876
廠商： LSI Corporation
英文描述： PCI-Dual Channel SCSI Multi-Function Controller(PCI 雙通道SCSI多功能控制器)
中文描述： 的PCI -雙通道SCSI多功能控制器（雙通道的PCI的SCSI多功能控制器）
文件頁(yè)數(shù)： 146/285頁(yè)
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代理商： SYM53C876
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4-54
SYM53C876/876E Data Manual
Registers
SCSI Registers
Bit 4
RSL (Reselected)
Setting this bit all5ows the SYM53C876 to
generate an interrupt when the SYM53C876
has been reselected by another SCSI device.
Set the Enable Response to Reselection bit in
the SCID register for this to occur.
Bit 3
SGE (SCSI Gross Error)
Setting this bit allows the SYM53C876 to
generate an interrupt when a SCSI gross error
occurs. The following conditions are consid-
ered SCSI Gross Errors:
1. Data underflow - the SCSI FIFO was read
when no data is present.
2. Data overflow - the SCSI FIFO was written
while it is full.
3. Offset underflow - in target mode, a SACK/
pulse was received before the corresponding
SREQ/ is sent.
4. Offset overflow - in initiator mode, an SREQ/
pulse was received which caused the
maximum offset (defined by the MO3-0 bits
in the SXFER register to be exceeded.
5. In initiator mode, a phase change occurred
with an outstanding SREQ/SACK offset.
6. Residual data in SCSI FIFO - a transfer other
than synchronous data receive was started
with data left in the SCSI synchronous receive
FIFO.
Bit 2
UDC (Unexpected Disconnect)
Setting this bit allows the SYM53C876 to
generate an interrupt when an unexpected
disconnect occurs. This condition only occurs
in initiator mode. It happens when the target
to which the SYM53C876 is connected dis-
connects from the SCSI bus unexpectedly.
See the SCSI Disconnect Unexpected bit in
the SCNTL2 register for more information on
expected versus unexpected disconnects. Any
disconnect in low level mode causes this con-
dition.
Bit 1
RST (SCSI Reset Condition)
Setting this bit allows the SYM53C876 to
generate an interrupt when the SRST/ signal
has been asserted by the SYM53C876 or any
other SCSI device. This condition is edge-
triggered, so multiple interrupts cannot occur
because of a single SRST/ pulse.
Bit 0
PAR (SCSI Parity Error)
Setting this bit allows the SYM53C876 to
generate an interrupt when the SYM53C876
detects a parity error while receiving or send-
ing SCSI data. See the Disable Halt on Parity
Error or SATN/ Condition bits in the
SCNTL1 register for more information on
when this condition is actually raised.
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SYM53C896 制造商:未知廠家 制造商全稱:未知廠家 功能描述:BUS CONTROLLER
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