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參數(shù)資料
| 型號： | SYM53C876 |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-Dual Channel SCSI Multi-Function Controller(PCI 雙通道SCSI多功能控制器) |
| 中文描述： | 的PCI -雙通道SCSI多功能控制器（雙通道的PCI的SCSI多功能控制器） |
| 文件頁數(shù)： | 134/285頁 |
| 文件大?。?/td> | 3341K |
| 代理商： | SYM53C876 |
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4-42
SYM53C876/876E Data Manual
Registers
SCSI Registers
Registers 1Ch-1Fh
Temporary (TEMP)
Read/Write
This 32-bit register stores the Return instruction
address pointer from the Call instruction. The
address pointer stored in this register is loaded
into the DSP register when a Return instruction is
executed. This address points to the next instruc-
tion to execute. Do not write to this register while
the SYM53C876 SCSI function is executing
SCRIPTS.
During any Memory-to-Memory Move opera-
tion, the contents of this register are preserved.
The power-up value of this register is indetermi-
nate.
Register 20h
DMA FIFO (DFIFO)
Read/Write
Bits 7-0 BO7-BO0 (Byte offset counter)
These bits, along with bits 1-0 in the
CTEST5 register, indicate the amount of data
transferred between the SCSI core and the
DMA core. It determines the number of bytes
in the DMA FIFO when an interrupt occurs.
These bits are unstable while data is being
transferred between the two cores. Once the
chip has stopped transferring data, these bits
are stable.
The DFIFO register counts the number of
bytes transferred between the DMA core and
the SCSI core. The DBC register counts the
number of bytes transferred across the host
bus. The difference between these two
counters represents the number of bytes
remaining in the DMA FIFO.
The following steps determine how many
bytes are left in the DMA FIFO when an error
occurs, regardless of the transfer direction:
1. If the DMA FIFO size is set to 88 bytes,
subtract the seven least significant bits of the
DBC register from the 7-bit value of the
DFIFO register. If the DMA FIFO size is set
to 536 bytes (using bit 5 of the CTEST
register), subtract the 10 least significant bits
of the DBC register from the 10-bit value of
the DMA FIFO Byte Offset Counter, which is
made up of the CTEST register (bits 1 and 0)
and the DFIFO register (bits 7-0).
2. If the DMA FIFO size is set to 88 bytes, AND
the result with 7Fh for a byte count between
zero and 64. If the DMA FIFO size is set
to536 bytes, AND the result with 3FFh for a
byte count between zero and 536.
BO7
7
Default >>>
0
BO6
6
BO5
5
BO4
4
B03
3
BO2
2
BO1
1
BO0
0
0
0
0
0
0
0
0
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