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參數(shù)資料
| 型號(hào)： | SYM53C876 |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-Dual Channel SCSI Multi-Function Controller(PCI 雙通道SCSI多功能控制器) |
| 中文描述： | 的PCI -雙通道SCSI多功能控制器（雙通道的PCI的SCSI多功能控制器） |
| 文件頁數(shù)： | 39/285頁 |
| 文件大?。?/td> | 3341K |
| 代理商： | SYM53C876 |
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SYM53C876/876E Data Manual
2-5
Functional Description
PCI Functional Description
Configuration Write Command
The Configuration Write command transfers
data to the configuration space of each agent.
An agent is selected when its IDSEL signal is
asserted and AD(1-0) are 00. During the
address phase of a configuration cycle, the
AD(7-2) lines address the 64 dword registers
(where byte enables address of the bytes
within each dword) in the configuration space
of each device, and AD(31-11) are logical
don’t cares to the selected agent. AD(10-8)
indicate which device of a multi-function
agent is addressed.
Memory Read Multiple Command
This command is identical to the Memory
Read command except that it additionally
indicates that the master may intend to fetch
more than one cache line before disconnect-
ing. The SYM53C876 supports PCI Read
Multiple functionality and issues Read Multi-
ple commands on the PCI bus when the Read
Multiple Mode is enabled. This mode is
enabled by setting bit 2 of the DMODE regis-
ter (ERMP). If cache mode is enabled, a Read
Multiple command is issued on all read
cycles, except op code fetches, when the fol-
lowing conditions are met:
1. The CLSE bit (Cache Line Size Enable,
DCNTL, bit 7) and the ERMP bit
(Enable Read Multiple, DMODE, bit 2)
are set.
2. The Cache Line Size register for each
function contains a legal burst size value
(2, 4, 8, 16, 32, 64, or 128) and that value
is less than or equal to the DMODE burst
size.
3. The number of bytes to transfer at the
time a cache boundary is reached is at
least twice the full cache line size.
4. The chip is aligned to a cache line
boundary.
When these conditions are met, the chip
issues a Read Multiple command instead of a
Memory Read during all PCI read cycles.
Burst Size Selection
The Read Multiple command reads in multi-
ple cache lines of data in a single bus owner-
ship. The number of cache lines to read is a
multiple of the cache line size as allowed for in
Revision 2.1 of the PCI specification. The
logic selects the largest multiple of the cache
line size based on the amount of data to trans-
fer, with the maximum allowable burst size
determined from the DMODE burst size bits,
and the CTEST5, bit 2.
Dual Address Cycles Command
The SYM53C876 does not respond to this
command as a slave, and it never generates
this command as a master.
Memory Read Line Command
This command is identical to the Memory
Read command, except that it additionally
indicates that the master intends to fetch a
complete cache line. This command is
intended for use with bulk sequential data
transfers where the memory system and the
requesting master might gain some perfor-
mance advantage by reading up to a cache line
boundary rather than a single memory cycle.
The Read Line function that exists in the pre-
vious SYM53C8XX chips is modified in the
SYM53C876 to reflect the PCI Cache Line
Size register specifications. The functionality
of the Enable Read Line bit (DMODE regis-
ter, bit 3) is modified to more resemble the
Write and Invalidate mode in terms of condi-
tions that must be met before a Read Line
command is issued. However, the Read Line
option operates exactly like the previous
SYM53C8XX chips when cache mode is dis-
abled by a CLSE bit reset or when certain
conditions exist in the chip (explained below).
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