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參數(shù)資料
| 型號(hào)： | SYM53C876 |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-Dual Channel SCSI Multi-Function Controller(PCI 雙通道SCSI多功能控制器) |
| 中文描述： | 的PCI -雙通道SCSI多功能控制器（雙通道的PCI的SCSI多功能控制器） |
| 文件頁數(shù)： | 124/285頁 |
| 文件大小： | 3341K |
| 代理商： | SYM53C876 |
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4-32
SYM53C876/876E Data Manual
Registers
SCSI Registers
Register 0Ch
DMA Status (DSTAT)
Read Only
Reading this register clears any bits that are set at
the time the register is read, but does not neces-
sarily clear the register in case additional inter-
rupts are pending (the SYM53C876 SCSI
functions stack interrupts). The DIP bit in the
ISTAT register is also cleared. It is possible to
mask DMA interrupt conditions individually
through the DIEN register.
When performing consecutive 8-bit reads of the
DSTAT, SIST0 and SIST1 registers (in any
order), insert a delay equivalent to 12 CLK peri-
ods between the reads to ensure that the inter-
rupts clear properly. See Chapter 2,
Functional
Description
, for more information on interrupts.
Bit 7
DFE (DMA FIFO Empty)
This status bit is set when the DMA FIFO is
empty. It is possible to use it to determine if
any data resides in the FIFO when an error
occurs and an interrupt is generated. This bit
is a pure status bit and does not cause an
interrupt.
Bit 6
MDPE (Master Data Parity Error)
This bit is set when the SYM53C876 SCSI
function as a master detects a data parity
error, or a target device signals a parity error
during a data phase. This bit is completely
disabled by the Master Parity Error Enable bit
(bit 3 of CTEST4).
Bit 5
BF (Bus Fault)
This bit is set when a PCI bus fault condition
is detected. A PCI bus fault can only occur
when the SYM53C876 SCSI function is bus
master, and is defined as a cycle that ends
with a Bad Address or Target Abort Condi-
tion.
Bit 4
ABRT (Aborted)
This bit is set when an abort condition occurs.
An abort condition occurs when a software
abort command is issued by setting bit 7 of
the ISTAT register.
Bit 3
SSI (Single Step Interrupt)
If the Single-Step Mode bit in the DCNTL
register is set, this bit is set and an interrupt
generated after successful execution of each
SCRIPTS instruction.
Bit 2
SIR (SCRIPTS Interrupt
Instruction Received)
This status bit is set whenever an Interrupt
instruction is evaluated as true.
Bit 1
Reserved
Bit 0
IID (Illegal Instruction Detected)
This status bit is set any time an illegal or
reserved instruction op code is detected,
whether the SYM53C876 SCSI function is
operating in single-step mode or automatically
executing SCSI SCRIPTS. Any of the follow-
ing conditions during instruction execution
also sets this bit:
1. The SYM53C876 SCSI function is executing
a Wait Disconnect instruction and the SCSI
REQ line is asserted without a disconnect
occurring.
2. A Block Move instruction is executed with
000000h loaded into the DBC register,
indicating there are zero bytes to move.
3. During a Transfer Control instruction, the
Compare Data (bit 18) and Compare Phase
(bit 17) bits are set in the DBC register while
the SYM53C876 SCSI function is in target
mode.
4. During a Transfer Control instruction, the
Carry Test bit (bit 21) is set and either the
DFE
7
Default >>>
1
MDPE
6
BF
5
ABRT
4
SSI
3
SIR
2
RES
1
IID
0
0
0
0
0
0
X
0
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PDF描述 |
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